Nos processadores com mais de um núcleo a arquitetura do cache L2 varia muito, dependendo do processador. Nos processadores Pentium D e nos processadores AMD de dois núcleos baseados na arquitetura K8, cada núcleo do processador tem seu próprio cache de memória L2. Portanto cada núcleo trabalha como se fosse um processador independente. Nos processadores de dois núcleos baseados nas microarquiteturas Core e Pentium M, existe apenas o cache de memória L2, que é compartilhado entre os dois núcleos. A Intel afirma que a arquitetura compartilhada é melhor, pois na abordagem com cache separado em um dado momento um núcleo pode estar com o seu cache “cheio” enquanto que o outro núcleo pode ter partes não usadas do seu cache L2. Quando isso acontece, o primeiro núcleo precisa buscar dados na memória RAM, apesar de haver espaço vazio no cache de memória L2 do segundo núcleo que poderia ser usado para armazenar dados e evitar que o primeiro núcleo acesse a memória RAM. Portanto, em um processador Core 2 Duo com 4 MB de cache de memória L2, um núcleo pode estar usando 3,5 MB enquanto que o outro pode estar usando 512 KB (0,5 MB), ao contrário da divisão fixa de 50%-50% usada em outros processadores de dois núcleos. Por outro lado, os atuais processadores de quatro núcleos da Intel, como o Core 2 Extreme QX e o Core 2 Quad, usam dois chips de dois núcleos, o que significa que este compartilhamento ocorre apenas entre os núcleos 1-2 e 3-4. No futuro a Intel planeja lançar processadores de quatro núcleos usando um único chip. Quanto isso acontecer o cache L2 será compartilhado entre os quatro núcleos. Na Figura 3 você pode ver uma comparação entre essas três soluções de cache de memória L2. 
clique para ampliar
Figura 3: Comparação entre as atuais soluções de cache de memória L2 presentes nos processadores de núcleos múltiplos.
Processadores da AMD baseados na arquitetura K10 terão um cache de memória L3 compartilhado dentro do processador. Isto é mostrado na Figura 4. O tamanho desse cache dependerá do modelo do processador, da mesma forma que acontece com o tamanho do cache L2. 
clique para ampliar
Figura 4: Arquitetura K10.
| 
