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Tudo o que você precisa saber sobre a conexão PCI Express


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Tudo o que você precisa saber sobre a conexão PCI Express

Modos de operação

A conexão PCI express é baseada no conceito de “pistas”, que é uma comunicação em série de apenas um bit, full-duplex e alta velocidade. Pistas podem ser agrupadas para aumentar a largura de banda. Quando, por exemplo, dois dispositivos utilizam quatro pistas, a conexão é considerada “x4” e apresenta largura de banda quatro vezes superior à uma conexão única, isto é, usando apenas uma pista. Na Figura 4, ilustramos dois dispositivos conectados utilizando duas pistas, isto é, uma conexão “x2”. Apesar de, em teoria, qualquer número de uma a 32 pistas poderem ser agrupadas, os números mais comuns são x4, x8 e x16.

Conexão PCI Express x2
Figura 4: Conexão PCI Express x2

As conexões PCI Express 1.0 e 2.0 utilizam sistema de codificação 8b/10b (que é o mesmo sistema usado pelo padrão Fast Ethernet, ou seja, redes de 100 Mbit/s). Isto significa que cada oito bits de dados é codificado e transmitido como um número de 10 bits. Normalmente, para converter um número em bits por segundo (bit/s) para bytes por segundo (B/s), você precisa dividi-lo por oito, já que um byte é um grupo de oito bits. No entanto, devido à codificação 8b/10b, devemos dividi-lo por 10 e não oito. Esta é a razão pela qual com um clock de 2,5 GT/s e 5 GT/s, a largura de banda de x1 dessas conexões são 250 MB/s e 500 MB/s, respectivamente, em vez de 312,5 MB/s e 625 MB/s. Os dois bits adicionados são “desperdício” e consomem 20% da largura do canal de banda.

As versões 3.0, 4.0 e 5.0 do PCI Express usam um sistema de codificação diferente, chamado 128b/130b, que transmite cada dado de 128 bits como um número de 130 bits, o que oferece um desperdício muito mais baixo. Nestas versões, a conexão precisa somente de dois bits extras para transmitir 128 bits de dados, enquanto que as revisões anteriores necessitavam de 32 bits extras (dois a cada oito bits). Devido ao menor desperdício, o PCI Express 3.0 pode atingir o dobro da largura de banda do PCI Express 2.0 com um clock de 8 GT/s em vez de 10 GT/s.

O PCI Express 6.0 e o 7.0 utilizarão outro esquema de codificação.

Revisão Codificação Clock Largura de banda (x1)
1.0 8b/10b 2,5 GT/s 250 MB/s
2.0 8b/10b 5 GT/s 500 MB/s
3.0 128b/130b 8 GT/s 1 GB/s
4.0 128b/130b 16 GT/s 2 GB/s
5.0 128b/130b 32 GT/s 4 GB/s
6.0 PAM4/FLIT 64 GT/s 8 GB/s
7.0 PAM4/FLIT 128 GT/s 16 GB/s

Como já explicamos, o agrupamento de pistas permite que a largura de banda seja multiplicada pelo número de pistas utilizadas. Deste modo, uma conexão x8 com o PCI Express 3.0 terá uma largura de banda de 8 GB/s (1 GB/s x 8), enquanto uma conexão x16 com o PCI Express 3.0 terá uma largura de banda de 16 GB/s (1 GB/s x 16). Uma conexão x16 com o PCI Express 4.0 terá uma largura de banda de 32 GB/s (2 GB/s x 16), e assim sucessivamente.

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Comentários de usuários

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Tópico para a discussão do seguinte conteúdo publicado no Clube do Hardware:


Tudo o que você precisa saber sobre a conexão PCI Express


"Tudo o que você precisa saber sobre a conexão PCI Express: como funciona, versões, slots e muito mais. Atualizado para incluir o PCI Express 7.0."


Comentários são bem-vindos.


Atenciosamente,
Equipe Clube do Hardware
https://www.clubedohardware.com.br

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eu acho q seria por causa do alto custo q sairia para produzir essses sistema,se os caras kisessem, eles já teriam feito desa maneira...

eu tenho outra duvida:

Se na comunicação Serial ultilizada no esquema PCIexpress, são ultilizadas várias vias(16,32etc) por que não há interferência nessas vias como há no sistema paralelo????????

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Por quê afinal de contas não se faz a comunicação do processador c/ os dispositivos da placa-mãe por sinais ópticos ? Bastaria converter o sinal elétrico do processador p/ luz, transmitir via fibra ao invés de via trilha, depois decodificar p/ sinal elétrico novamente na ponta do dispositivo. Os FSB´s atualmente são "lentos" atualmente pelo fato das trilhas do barramento serem em substrato físico, o que deve levar a irradiação, interferência magnéticas ou aquecimento talvez...

He, he... já postei este questionamento uma vez, após um tempo em um dos IDF a INTEL apresentou um protótipo com comunicação ótica dentro do processador, não sei qual IDF, mas se você procurar nos artigos Clube do Hardware você vai encontrar.

:-BEER

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:muro:

Tem o lance também de ficar amarrando tecnologia, talvez... c/ barramentos óticos nós não íamos ficar loucos quando sai nova placa-mãe, novas memórias, novas tecnologias de barramento, aceleradoras ou novos sistemas operacionais. Parecido c/ o caso de motores a ar ou hidrogênio q estão engavetados. :stupid:

Simplesmente teríamos CPU´s ultra-giga-hyper-estupidamente rápidas c/ programas rodando legal. Aí a computação ia dar um salto legal.

:eiei:

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Postado Originalmente por JeSsMaNs@06 de setembro de 2005, 12:38

eu acho q seria por causa do alto custo q sairia para produzir essses sistema,se os caras kisessem, eles já teriam feito desa maneira...

eu tenho outra duvida:

Se na comunicação Serial ultilizada no esquema PCIexpress, são ultilizadas várias vias(16,32etc) por que não há interferência nessas vias como há no sistema paralelo????????

Gostaria de enfatizar novamente a pergunta do nosso amigo Jessmans, pois me veio a mesma dúvida:

"Se na comunicação Serial ultilizada no esquema PCIexpress, são ultilizadas várias vias(16,32etc) por que não há interferência nessas vias como há no sistema paralelo????????"

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:tantan:

Seria pelo fato de serem menos vias seriais (PCIexpress), portanto + afastadas umas das outras. A interferência neste "barramento" de vias seriais seria bem menor.

Como sou leigo, ai vai uma interpretação no desenho.

Por isso eu falo, como o Cassiano BH. Coloquem vias ópticas !!! FSB´s 1000x mais rápidos ! Super-computadores.

A Intel ou a AMD já andaram pesquisando ???

post-40962-13884900148455_thumb.jpg

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Deixa eu ver se entendi, O barramento paralelo manda mais bits por clock correto. Mas tem a dificuldade de não poder aumentar muito o clock por causar interferencia entre os fios. Já o serial manda um por clock mas consegue chegar a altas velocidades de clock otimizando o desempenho. Só uma duvida, por exemplo, os barramentos seriais usam dois fios para comunicação de dados. Não seria de proveito duplicar a quantidade de bits enviados nesses fios sem diminuir o clock? Não haveria interferencia por que são apenas dois fios, um que recebe e outro que manda. Poderia colocar um espaço maior com um fio terra, pra diminuir a interferencia ou algo do tipo. Isso é possivel? Desculpa se falei besteira, mas é que surgiu a duvida.

Rafael Dessotti

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Na pagina 3 está escrito 'Apesar de, em teoria, qualquer número de uma a 32 pistas poderem ser agrupadas, os números mais comuns são x4, x8 e x16.'

Porque não é comum usarem x32? Pela lógica deveria ser melhor.

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Excelente artigo. Tenho uma pequena sugestão. Tenho quase certeza que o autor pensou "clarify" quando escreveu o texto destacado abaixo. Talvez "traduzindo:", "esclarecendo:" "em resumo", "trocando em miúdos" ficasse um pouco melhor

(...) dispositivo pode compartilhar esta conexão Para clarificar:(...)"

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  • Administrador
Na pagina 3 está escrito 'Apesar de, em teoria, qualquer número de uma a 32 pistas poderem ser agrupadas, os números mais comuns são x4, x8 e x16.'

Porque não é comum usarem x32? Pela lógica deveria ser melhor.

Porque precisa de mais fios. Lembre-se que o PCI Express foi criado justamente para diminuir o número de fios na placa-mãe (releia o tutorial).

Excelente artigo. Tenho uma pequena sugestão. Tenho quase certeza que o autor pensou "clarify" quando escreveu o texto destacado abaixo. Talvez "traduzindo:", "esclarecendo:" "em resumo", "trocando em miúdos" ficasse um pouco melhor

(...) dispositivo pode compartilhar esta conexão Para clarificar:(...)"

Obrigado, vou corrigir.

De fato, eu escrevo meus artigos em inglês primeiro para o site Hardware Secrets, e às vezes ocorrem esses erros, que mesmo relendo o artigo com calma acabam passando. É só avisar que eu corrijo, e agradeço por ficar de olho nisso para mim.

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Minha dúvida é sobre a alimentação do slot pcie. Pesquisando na net encontrei a informação de que o slot x1 fornece até 10W e os demais até 25W para alimentação. Caso o slot seja para utilização de placas de vídeo, ela fornece até 75W. Se a placa exigir mais energia, conectores 6 pinos fornecem mais 75W e os de 8 pinos mais 150W.

Com o lançamento da RX 480 houve relatos de queima de componentes devido a placa "puxar" mais potência que o slot pcie podia fornecer, mesmo ela tendo conector externo. Problema esse solucionado com uma atualização de driver.

 

Minha dúvida é a seguinte, esses valores de limite de potência estão corretos? Pois se estiverem, seria interessante atualizar o tutorial, colocando a observação de que deve-se verificar a potência da placa que será instalada.

 

Tenho essa dúvida pois queria instalar uma segunda placa de vídeo no meu computador, no slot x16 (x4 elétrico), mas como a placa-mãe não suporta SLI/Crossfire, posso acabar queimando processador, placa-mãe e placa de vídeo. Uso uma Radeon HD 7770 e queria comprar uma Geforce GT 730 - GV-N730D3-2GI (rev. 2.0) - para aumentar minha pontuação no BOINC. Essa placa é pcie 2.0 x8 e possui TDP de 25W, mas não encontro informação de consumo elétrico (se dissipa 25W, com certeza consome mais que 25W).

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