Intel Nehalem - Tópico Oficial

ha um tempo atras, li um artigo onde se prevê (n lembro em qtos anos) processadores c 80 núcleos, pelo visto estão caminhando, 8 ja!! eheheheh...esse negocio de multi core vai durar ate quando? qual sera a nova mudanca ou o multi core vai durar um tempao? acho q deva durar mesmo...

o **** agora q você compra um c 2 núcleos, 6 meses sai um com 4 núcleos, compra um c 4 ai aperece um c 8, dps pega o de 8 e dps ja tem 12...ehehe...sem falar q os programas sempre terao q se atualizar p usar melhor mais e mais os núcleos, isso deva dar um trabalho, contudo eles devem desenrrolar...

Isso e muito bom pelo jeito esse processador vai ser fera...

um ponto ruim creio eu...(pelo menos para mim e para muita gente que nao tem dinheiro para a cada lançamento de uma nova peça ficar trocando pegando as top alto custo...enfim)

essa "briga" entre amd e intel deixa nos consumidores sem saber o que fazer...agnt vai la pega um otimo processador um dos melhores dali a poquinho eles ja lançam um melhor ainda.

Com isso vem novos programas,jogos etc...e aquele seu antigo processador que era o maximo ja esta totalmente ultrapassado.

como com os de 2 núcleos,mal foram lançados daqui a pouco teremos que migrar para o de 4 e tambem para esse novo de 8.

posso ter me precipitado em algumas afirmaçoes por favor me corrijam se eu estiver errado...vivendo e aprendendo.

Capitalismo suHDHUAIDH

valeu

Nova arquitetura que a Intel promete estrear pro fim de 2008 e se difundir em 2009, inicialmente gravada em 45 nm vai trazer muitas inovações como:

- Controladora de memória integrada ao Processador.

- Volta do SMT, que é a execução de duas instruções por núcleo (tecnologia HT dos P4)

Na verdade o SMT é a execução de dois threads por núcleo, instruções o bicho decodifica quatro (ou cinco, se você for bonzinho pra caramba) executa... bem, é tudo igual ao número da Core...

- Controladora de memória em Triple channel.

- Novo(s) socket(s)

- Cache L3

- Até 8 núcleos

- Novas instruções

- Adeus ao FSB, olá CSI

- Outros aprimoramentos em relação a arquitetura Core

Mais um belo "esquenta" enquanto nada concreto aparece

Links de artigos:

ForumPCs

Clube do Hardware

Anandtech

HotHardware

Real World Technologies

Agradecimentos:

Thiagolckurovski, Marco Vidal, EduardoS, Johnners

Opa, valeu...

Para dar início às discussões, vou listar as variantes previstas do Nehalem:

Octo-Core

Beckton

Mercado: Server MP

Controladora de Memória: Quad-Channel FB-DIMM2

Cache L3: 24576KB

Barramento: QPI com quatro vias

Controladora PCI-Express: Não

IGP?: Não

Encapsulamento: LGA1567

Quad-Core

Gainestown

Mercado: Server DP

Controladora de Memória: Triple-Channel DDR3

Cache L3: 8192KB

Barramento: QPI com dois links

Controladora PCI-Express: Não

IGP?: Não

Encapsulamento: LGA1366

Bloomfield

Mercado: Desktop

Controladora de Memória: Triple-Channel DDR3

Cache L3: 8192KB

Barramento: QPI com um link

Controladora PCI-Express: Não

IGP?: Não

Encapsulamento: LGA1366

Lynnfield

Mercado: Desktop

Controladora de Memória: Dual-Channel DDR3

Cache L3: 8192KB

Barramento: DMI

Controladora PCI-Express: Sim

IGP?: Não

Encapsulamento: LGA1160

Clarksfield

Mercado: Mobile

Controladora de Memória: Dual-Channel DDR3

Cache L3: 8192KB

Barramento: DMI

Controladora PCI-Express: Sim

IGP?: Não

Encapsulamento: rPGA989

Dual-Core

Havendale

Mercado: Desktop

Controladora de Memória: Dual-Channel DDR3

Cache L3: 4096KB

Barramento: DMI

Controladora PCI-Express: Sim

IGP?: Sim

Encapsulamento: LGA1160

Auburndale

Mercado: Mobile

Controladora de Memória: Dual-Channel DDR3

Cache L3: 4096KB

Barramento: DMI

Controladora PCI-Express: Sim

IGP?: Sim

Encapsulamento: rPGA989

O barramento DMI tem taxa de transferência equivalente a do PCI-Express X4.

Todos os modelos contam com Cache L1 de 64KB (32KB de dados + 32KB de códigos) e Cache L2 de 256KB "ATC", do tipo "inclusivo".

Já se cogita o Westmere, o die-shrink do Nehalem em 32nm High-K, com versões desktop de até seis núcleos.

De acordo com o RWT, o TLB do Nehalem teria dois "estágios": O primeiro, tradicional, com 64 entradas e o segundo, maior e mais lento, com 512 entradas.

Nossa. Bastante impressionante, você trabalha na área e já tinha compilado essa lista?

Só alguns comentários: o cache L2 não será completamente inclusivo, a Intel resolveu não garantir nenhuma política de inclusão ou exclusão de cache. O L3 será inclusivo mesmo, para evitar problemas com escalabilidade em sistemas multinucleares e multiprocessados. Com todos os dados dos níveis superiores no L3, consultas de outros núcleos e processadores podem ser servidas apenas por ele, o que facilita o esquema de coerência.

As TLBs me pareceram bastante comuns, eu não entendi porque tanto furor com um arranjo de TLBs "normal"... O que me impressionou particularmente foi o fato da latência do L1 ser de 1 ciclo a mais que no Conroe: 4. Isso pode parecer inconseqüente, mas na verdade é uma mudança significativa no processador, que afeta todo o subsistema de memória e o agendamento e pode diminuir significativamente o desempenho. Instruções dependentes de LDs são muitos comuns e quase todas as LDs acabam no L1D, ou seja, a Intel tem um problema aqui. Como eles não dão ponto sem nó, temos duas opções:

1- A Intel pretende freqüências mais altas com o Nehalem. O cache L1 segurava.

2- Eles simplesmente não conseguiram mais segurar os 3 ciclos...

Em ambos os casos as TLBs maiores e o resto das modificações no subsistema de memória podem ser consequência ou causa, dependendo da interpretação. Minha suposição é causa. A Intel precisava de um subsistema melhor por causa do SMT, e acabou chegando a um ponto em que um L1 de três ciclos seria simplesmente impossível.

Outra coisa que me pareceu interessante foi a latência do L3, que parece muito próxima da do Barça... e altinha um pouco: uns 30-40 ciclos em caso mínimo, segundo o DK. Isso também pode causar diminuição de desempenho em relação aos Cores, mesmo com o L2 não-compartilhado.

Por fim, a questão da partição de recursos me pareceu bem mais sensata que a dos P4s, com aumento significativo de recursos sempre que estes viessem a ser compartilhados estaticamente. Infelizmente ou não para a Intel, ser mais sensato do que um P4 não é difícil... Resta saber se mesmo os compartilhamentos estáticos são inteligentes o suficiente para serem desativados em certas ocasiões. Ter 128 entradas na ROB e mais entradas para L/S deve ajudar a Intel a atacar a AMD em certos códigos...

O 32 eu acho que ainda tá bem longe hehehehe

Mas essa salada de sockets e núcleos me preocupa um pouco.. se for assim mesmo vai dar muita confusão pros mais leigos comprarem..

Começamos bem, obrigado pela participação !

Se adotarmos 4 núcleos em 2007 e 8 núcleos em 2009, podemos chutar 16 núcleos em 2011 e 32 em 2013, por aí.

Realmente, os Nehalems formam uma linha complicadíssima.

ha um tempo atras, li um artigo onde se prevê (n lembro em qtos anos) processadores c 80 núcleos, pelo visto estão caminhando, 8 ja!! eheheheh...esse negocio de multi core vai durar ate quando? qual sera a nova mudanca ou o multi core vai durar um tempao? acho q deva durar mesmo...

Não se sabe... Se formos pelas outras mudanças, bastante, mas uma hora ela acaba.

Esse de 80 não era Nehalem, era um outro processador da Intel que eu não lembro o nome (o Tenchi pelo visto vai saber ) e ele não seria muito bom pros nossos aplicativos pelo que eu lembro..

TeraScale/Polaris... e não é que não seria bom, nem executaria e se o fizesse seria horrível, aquilo lá é um tremendo veículo de pesquisa e projeto de garagem para engenheiros da Intel (sem falar na propaganda que trouxe), mas para uso prático... é inútil.

o **** agora q você compra um c 2 núcleos, 6 meses sai um com 4 núcleos, compra um c 4 ai aperece um c 8, dps pega o de 8 e dps ja tem 12...ehehe...sem falar q os programas sempre terao q se atualizar p usar melhor mais e mais os núcleos, isso deva dar um trabalho, contudo eles devem desenrrolar...

Provavelmente você verá dobras do número de núcleos a cada 18-24 meses. E olhe lá!

E também pra fazer um quad "nativo" deu muito trabalho, não acho que vá ser fácil fazer outros com mais, vamos aguardar

O problema nem é fazer nativo, o problema é fazer com cache compartilhado. A solução atual parece que é colocar um nível de cache extra compartilhado e de grande tamanho acessado via XBAR. Eu acho uma configuração meio irracional para um cache, mas não sei propor nada melhor que funcione, então...

Agora, para oito núcleos, diria que a solução atual escala facilmente, e, por isso, chuto que fazer um octonuclear nativo não será tão difícil para Intel e AMD.

Só tenho a comentar sobre o aumento da TLB, tambem não entendi porque tanto furor...

Uma comparação básica:

         K-8  K-10  Peryn Nehalem
4kb L1I   32   32    128    *
2MB L1I    8   16      8    *
4kb L1D   32   32¹    16²   64 
2MB L1D    8   16¹    16²   32
4kb L2I  512  512          
2MB L2I                    
4kb L2D  512  512    256²  512³ 
2MB L2D       128     32²  
¹Na realidade são 48 entradas unificadas, isso, é, servem para pagina de 4kb, 2MB e 1GB
²No Core 2 o primeiro nivel da TLB é chamado de "L0" e só serve para loads, o segundo nivel é ochamado de "L1", o Nehalem tera dois niveis de verdade
³É usado por dados e instruções.
*Não achei essa informação, preguiça de procurar...

The ITLB is statically partitioned between both threads and has 128 entries for 4KB pages arranged with four way associativity. Each thread has 7 fully associative and dedicated entries for large pages (2M/4M) in addition to the shared small page entries.

Tái, são 64 entradas para páginas menores e 7 entradas para maiores destinadas a cada thread. Nada de muito impressionante, apenas confirma a expectativa de subsistema de memória inchado e mostra que Hillsboro continua gostando de partições estáticas para SMT... não que isso seja um problema muito grande se você tem bastante recursos.

De qualquer modo, com todo esse inchamento e a perda com o SMT, os 4 ciclos se explicam...

Ah, tem algumas coisas interessantes (bom, nem tanto...) aqui nesses artigos:

1- Hillsboro fez a primeira implementação de SMT em um microprocessador com registradores arquiteturais (os registradores que o programador vê, como AX, BX, e, atendendo ao EduardoS, EAX, etc...) dedicados (ou seja, separados dos outros registradores que são usados para renomeio e guardam resultados de instruções apenas). Nada de inesperado, mas prova que a Core foi a base deles descaradamente mesmo. Enfim, o Bob Colwell riu por último.

2- A Intel continua preferindo PreDecode de 16 Bytes e um "buffer" para compensar a largura pequena, aparentemente não é um problema para eles. Só que agora há um "buffer" extra atrás dos decodificadores e o anterior deixou de ser o "buffer" de laços, em um esquema muito parecido com o de um minúsculo "Trace Cache": hei, essa é Hillsboro! Ou seja, o Bob Colwell riu por último.

3- Aparentemente, a Intel quer mesmo mostrar o que está debaixo do capô do Nehalem. Quem acompanha artigos do RWT pode perceber que esse sobre o Nehalem revelou muita coisa que ultimamente a Intel parecia ter perdido o hábito de largar por aí. Mas, em alguns casos, o silêncio da Intel parece até mais forte do que antes, o que é no mínimo curioso (e no máximo misterioso) quando se olha para a posição atual deles. Por exemplo, nada foi falado a respeito do projeto físico do Nehalem. Tá, isso costuma ser falado na ISSCC, mas... aqui existem algumas coisas interessantes para a Intel propagandear. E a lista continua: nada foi falado a respeito da tal XBAR (ela está fora dos diagramas e nem uma menção, droga?), a linha é impossivelmente complicada, ninguém sabe de inovações de microarquitetura (se é que elas existem...) e a frequência de lançamento e performance é bem nebulosa há alguns meses da entrega... Esse não é comportamento muito típico da Intel atual...

4- Outra coisa que me intriga é a tal BTB de dois níveis, que me parece algo muito trivial (embora pioneiro exceto talvez por... bem, não me lembro, mas hierarquia de BTBs não me é algo estranho... o que pode significar que já li demais sobre projetos obscuros de microprocessadores bizarros), mas ao mesmo tempo causa uma certa confusão por parte de quase todos, simplesmente porque a Intel foi incrivelmente vaga a respeito dela. Aliás, ninguém tem a mínima ideia de como funciona a predição de desvios do Nehalem, o que só pode significar que ela sofreu mudanças em relação a dos Cores (o que era previsível) e que tais mudanças foram relativamente profundas (o que era possível). Estranho, no mínimo. De qualquer modo, silêncio no projeto? O Bob Colwell continua rindo por último.

5- O Nehalem é um microprocessador feito para servidores. Isso é certo. Bob Colwell continua rindo...

OBS: para que não entendeu as referências: Bob Colwell foi o cara que chefiou o projeto do Pentium Pro (o pioneiro da microarquitetura P6, que originaria os Pentiums II, III, os Cores e Cores 2 e agora os Nehalems). Todas essas coisas: Trace Cache, projeto "sorrateiro", criar uma microarquitetura para servidores e estendê-la para todos os mercados, usar SMT e usar uma predição desvios meio bizarra para a época: tudo coisa que grupos chefiados por ele já fizeram...

Vamos fazer algumas contas, a cada 24 meses temos um die shrink, esse reduz a área em pouco menos de 50%, é acompanhado de mais transistores por core e de um leve aumento na frequência.

Diria que o desempenho no Sandra pode até dobrar a cada 18-24 meses, mas o número de núcleos só vai demorar mais que 24 meses para dobrar.

Concordo, ainda não entendi de onde saem essas previsões de 1024 núcleos para 2009... segundo me consta, os binucleares ainda vendem muito mais do que qualquer quadrinuclear.

Nehalem...Pela arquitetura dele não vai ser uma revolução, alguem sabe da controladora dele em comparação com a do K10??

Difícil dizer. Parece melhor pelos números, mas dizer isso como se fosse verdade não é fazer uma comparação, é provar sua própria burrice...

E o PCI-E vai ser full??? Falando em PCI-E, será que vai existir vantagem em ter a controladora integrada no processador??

Ao que eu saiba existem duas plataformas com controladora PCI-E integrada, a primeira usará chipsets externos conectados através de uma conexão DMI, que é basicamente uma conexão PCI-E. Nesse caso, nada de mais é como se a AMD usasse um PCI-E ao invés de um HT para conectar-se com seu chipset: irrelevante, a Intel escolheu PCI-E porque serviu.

O caso dois é o uso de um chipset integrado ao encapsulamento do microprocessador. Nada de mais aqui também, é mais para economizar energia e dinheiro integrando os pacotes. Em ambos os casos, nada de vantagem em performance por causa dessas controladoras integradas... PCI-E é lerdo, não tem jeito.

Ainda acredito que se os Shangai vierem com pequenas polidas na arquitetura, uma frenquencia um pouco maior e menor TDP que os Agena ele sairá vencedor...

Freqüência e TDP são as palavras de ordem, mas não são fáceis de obter...

Por que 7?

Não é o que está escrito? Por que 7? Sei lá, como são totalmente associativas qualquer número vai...

Não sei se o "buffer" realmente existe ou se foi falha do Kanter, não vi ele na apresentação da Intel e outra, ele é uma gambiarra criada no Core para botar um quarto decodificador e ainda assim acelerar o processo, dois anos depois e com um fila depois da decodificação por que manteriam esse buffer?

Não deve custar nada... e desacopla duas unidades, de quebra economiza um sinal global. Tá, sei...

Mas quanto meses exatamente? Para 6 meses antes do lançamento essa me parece a Intel de sempre...

Ainda acho meio misteriosa comparada a Intel do Silverthorne e do Core 2.

Não me pareceu um bom sinal, ta certo que o BTB do Core era pequena, mas pra que dois níveis? Somar o offset com o IP não leva mais do que poucos ciclos...

Também achei muito estranho. Mesmo porque, em um sistema atual, decodificar o desvio de forma ****** e tirar o offset dali deve ser tão rápido quanto acessar uma SRAM grandona que ainda por cima sai atrás... Por essas e outras que as pessoas andam especulando tanto, vamos supor que a Intel está usando "override"? É pouquíssimo provável, mas seria mais ou menos significativo, principalmente para mostrar quanto eles se preocupam com predição de desvios hoje em dia.

estamos caminhando na direção dos processadores de baixo clock??? faz sentido...

dito pelo amigo acima

E, complementando, o Overclockers.ru ainda menciona que as freqüências já alcançadas oscilam entre 2,13GHz e 2,53GHz.

Se os bons processadores daqui pra frente tendem a ter clocks baixos e conpensar na quantidade de núcleos, a diferença absurda que se paga por 200MHz a mais vai ter que sumir... quem sabe o esquema de preços dos processadores fique mais justo

off... nem precisam ler

http://www.theinquirer.net/gb/inquirer/news/2008/04/08/brazil-migrates-voting-machines

eles ficam sabendo das coisas antes de nós mesmos

dito pelo amigo acima

eu fiz uma pergunta com espanto, seguida de uma concordância sem explicação... hehe, minha professora de português que ensinou que isso causa uma inconsistência bizarra no texto...

Se os bons processadores daqui pra frente tendem a ter clocks baixos e conpensar na quantidade de núcleos, a diferença absurda que se paga por 200MHz a mais vai ter que sumir... quem sabe o esquema de preços dos processadores fique mais justo

Ainda estamos há alguns meses do lançamento das primeira versões do Nehalem, e, apesar de toda a bobagem que obrigam a gente a engolir a respeito de ligar o Windows com os A0s, é normal que os microprocessadores ainda estejam a freqüências relativamente baixas...

to louco pra saber no que vai dar essa arquitetura nova...