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Evandro

AMD Barcelona

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Bem, já saíram duas pré análises em 2 sites renomados e acho que é hora pra começarmos um "esquenta".

Não entendi quase nada dos artigos pois é exige um nível de conhecimento bem acima do meu, mas vi que ambos no final ficam animados com o que pode vir.

Por outro lado eu vejo pessoas falando que o ganho em desempenho não vai ser tudo isso.

Então, como vocês acham que serão os Agena/Barcelona ?

E sai ou não sei esse lançamento "em breve" ?

Sites:

Anandtech

Xbitlabs

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gostei das informações e explicações do anandtech, digamos que eu entendi a metade, porque boa parte ali pra mim ta falando grego

o sistema de cache e gerenciamento da ram parece bem inteligente, principalmente no que diz respeito ao uso de buffers... já todos os aprimoramentos na parte de processamento pra mim é uma mera questão de ponto de vista e gosto... no mundo real e no dia-dia pode ser que nem use todo esse potencial (vide a pipeline do netburst)

tomara que não saiam versões dual e single core... tomara mesmo... acho que pra segurar o mercado mid-low pra baixo já bastam os am2 k8 normais...

outra coisa, como será que vão chamar esses processadores? "athlon 64" ainda?? "athlon 64 X4" ??? pára... que tal inverter a situação e nomear os processadores de acordo com o clock?? pelo menos isso a intel fez bem na época do pentium 4

não neg0, gosto da AMD por ver sua persistência frente à Intel...

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Athlon quad hehehehe

Eu achei interessante usarem o cache L3 como pista de comunicação internuclear, mas acho que isso só vai ter resultados pra aplicativos bem programados em multitask.

Dual core vai ter, li que até os sempron serão X2, mas li também que os sempron serão os single.. confuso.

Não sei como vai ser o poder deles, mas SE a tia Intel realmente capar os preços como prometem nas tabelinhas que saem por aí vai ficar complicado, Q6600 a 266 dólares, E6850 perto de 200.. é muita CPU pra pouco $$.

Também não se fala em preços dos Barcelona.. e nem em lançamento que atrasou de novo, uma pena.

Espero que na CeBIT tenha alguma nuance dele e dos R600.

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Bem, já saíram duas pré análises em 2 sites renomados e acho que é hora pra começarmos um "esquenta".
Pessoalmente, eu achei que o artigo do AnandTech ficou muito mal escrito (a primeria parte é meio fantasiosa, e existem alguns semi-errinhos), e que o do XBitLabs, embora bem escrito, foi meio generalista (se não me engano, ele foi escrito já faz um certo tempo). O DresdenBoy fez uma "pequena lista", que admitamos, é enorme, com todas as mudanças que ele conseguiu achar. Por isso, eu ando usando como base a lista do DresdenBoy mesmo... para mim, é mais prática que qualquer artigo, apesar de ser seca, sem qualquer explicação.

Por outro lado, o artigo do AT trouxe alguns dados novos, bastante específicos, particularmente sobre o controlador de memória. Pessoalmente, eu não tenho ideia onde eles arrumam esses dados, mas ainda assim confio neles.

Não entendi quase nada dos artigos pois é exige um nível de conhecimento bem acima do meu, mas vi que ambos no final ficam animados com o que pode vir.
gostei das informações e explicações do anandtech, digamos que eu entendi a metade, porque boa parte ali pra mim ta falando grego
Que parte vocês não entenderam? Eu tive sérias dificuldades com o artigo do AnandTech... nenhuma parte em especial, mas o artigo inteiro me pareceu confuso. Eu diria esse tipo de artigo se aproxima do limite do conhecimento de alguém que não desenvolva microprocessadores, mesmo que esse alguém seja o Anand.

Uma coisa que me fez falta foi a largura do barramento entre L2 e L1, mas eu diria que vão ser 128 bits mesmo. Eu também queria saber quem foi a empresa de software que pediu mais buffers de retorno de pilha...

Quanto a predição de desvios: tomara que eles corrijam alguns defeitos congênitos do algoritmo GShare usado nos Athlons. 16 bits de BHT também iriam bem... As TLBs grandes são bem vindas, finalmente uma microarquitetura x86 vai ter alguma chance contra o Itanium e companhia limitada nesse aspecto. LZCNT e POPCNT são duas das chamadas "adições fantasma": há quem garanta que foram adicionadas a pedido da NSA... e há quem diga que já existem instruções que fazem a mesma coisa... O fato dos dois controladores serem independentes (antes já existiam fisicamente dois controladores de memória, mas eles trabalhavam unidos) ajuda em algumas aplicações de servidor, graçs ao aumento do MLP. A prebusca de DRAM é basicamente a mesma cosia que a prebuscade L2 nos Cores, mas usando um buffer próprio. O Cache L3 é outra adição interessante: algoritmo ***** esse que decide se ele deve manter um dado ou não. Nem imagino como funciona.

De qualquer modo, resumindo:

1- Em ponto flutuante, o Barcelona irá muito bem. Como, aliás, o K8 já vai.

2- Em aplicações de servidor, ele também irá muito bem.

3- Em aplicações comuns? Bem ... depende da frequência.

tomara que não saiam versões dual e single core... tomara mesmo... acho que pra segurar o mercado mid-low pra baixo já bastam os am2 k8 normais...
Muita gente concorda com você. É bem possível. A AMD até agora não falou nada concreto a respeito da fabricação de um K8L DC.
pára... que tal inverter a situação e nomear os processadores de acordo com o clock??
Na minha opinião seria bem melhor. Mas, para a AMD, seria uma droga.
Não sei como vai ser o poder deles, mas SE a tia Intel realmente capar os preços como prometem nas tabelinhas que saem por aí vai ficar complicado, Q6600 a 266 dólares, E6850 perto de 200.. é muita CPU pra pouco $$.
Concordo, 266 dólares por um QC de 2,4 GHz é um assalto. A mão armada.

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Que parte vocês não entenderam?

Eu até me esforço, mas fico limitado pelo meu conhecimento mesmo. Toda a parte que envolve características do núcleo lógico ficou fora do meu aprendizado.

3- Em aplicações comuns? Bem ... depende da frequência.

tomara que essa sua "freqüência" não seja literalmente os Megahertz da coisa...

Na minha opinião seria bem melhor. Mas, para a AMD, seria uma droga.

Os Athlon 64 estão com características pouco relevantes entre os modelos da mesma família (excluindo o clock) pois a freqüência básica é 200 pra todos os modelos e o cache pouco tem influenciado (se o tamanho do L3 influenciar muito no K8L, retiro o que disse)... tenho minhas dúvidas se eles ainda tem certeza do que estão fazendo em relação ao PR, até mesmo nos FX.

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Performance Rating nunca deixará de existir internamente para as empresas, mas estará aposentado este indicador ao público à partir do início das vendas do next-gen da AMD.

O "freqüência" do Thiago é referente ao clock.

[]'s.

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Uso a mensaem do neck sobre qual parte não entendemos.. é inglês técnico, e se ficou confuso como você achou piora bem.

Eu ainda fico pensando sobre a "corrida dos cores", quando ela vai ser sentida pelo usuário comum ?

E qual a necessidade disso tudo..

Ok, pra servidores e pra muitos profissionais que usam o PC o MP é uma grande mão na roda.

266 pelo Q6600 sendo que ele hoje custa 846 dólares me faz crer que a Intel lucra muuuuuito com esses processadores ou quer derrubar a AMD a todo custo..

Bem, já vi dizerem que os Barcelona serão 10% mais rápidos que os C2D de mesmo clock, o que acham ?

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Eu também queria saber quem foi a empresa de software que pediu mais buffers de retorno de pilha...

Não custa nada... E deve ter sido a Sun ou Microsoft.

Quanto a predição de desvios: tomara que eles corrijam alguns defeitos congênitos do algoritmo GShare usado nos Athlons. 16 bits de BHT também iriam bem... As TLBs grandes são bem vindas, finalmente uma microarquitetura x86 vai ter alguma chance contra o Itanium e companhia limitada nesse aspecto.

Prefiria um algoritimo mais eficiente, não que ter 16bits seja ruim, mas ta usando mais a força do que a cabeça...

LZCNT e POPCNT são duas das chamadas "adições fantasma": há quem garanta que foram adicionadas a pedido da NSA... e há quem diga que já existem instruções que fazem a mesma coisa...

No x86? Qual?

Bem, já vi dizerem que os Barcelona serão 10% mais rápidos que os C2D de mesmo clock, o que acham ?

já ouvi falarem muito da performace dele em servidores, onde boa parte da "vantagem" é o FSB do Clovertown, em desktops ainda não ouvi muita coisa, pela lista de melhorias uma coisa que eles parecem querer e deixar o Core 2 atrás em todos os benchs (incluindo SuperPi...), nem que seja 1%, mas não fazem questão de dar uma surra.

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Ah só uma dúvida que surgiu conversando com o neck, o cache compartilhado é uma via de comunicação entre os núcleos em qualquer CPU que tenha esse recurso ?

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O cache compartilhado não é exatamente uma via de comunicação...

Atualmente, como a memória é muito lenta o processador copia parte dela para o seu cache (vou chamar de variavel X), para conseguir trabalhar, ele tambem pode alterar X, e essa alteração ficara apenas no cache até ele não precisar mais e mandar de volta para a memória, durante esse período a memória estara desatualizada.

Com apenas um processador, ótimo, ninguém vai reparar, mas se tiver dois processadores pode ocorrer de um processador conter o X em seu cache e a memória esta desatualizada ai o outro processador tenta usar X, ele não pode simplesmente pegar da memória porque ela esta desatualizada, então ele pega do outro processador, isso se chama decoerência do cache.

Com os dual core ocorre esse problema, e cada um tem o seu jeito para resolver:

Pentium D - O mais simples de todos, ele pede a variavel X pelo FSB, quem tiver (outras CPUs ou o chipset) responde, apesar de ser um processo simples sobrecarrega bastante o FSB e é lento.

Athlon 64 X2 - O processo é o mesmo do de cima, mas o pedido é inicalmente feito pela XBar um barramento interno na velocidade do processador, passando por dentro do processador a velocidade é muito maior.

Core Duo - Esse possui o L2 compartilhado,e ai que vem o truque, a maior parte do que as dua CPUs anteriores faziam não é necessário aqui (só para o L1), se um núcleo precisa da variavel X ele copia ela para o L1, que é pequeno e em pouco tempo o X é copiado para o L2, se o outro núcleo precisar de X ele já vai estar atualizado no L2, não precisa pedir para ninguém.

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Opa, perdi minha mensagem: efeito BrT aqui em casa. Nem dá pra xingar o fórum...

tomara que essa sua "freqüência" não seja literalmente os Megahertz da coisa...
Pior que é.
Os Athlon 64 estão com características pouco relevantes entre os modelos da mesma família (excluindo o clock) pois a freqüência básica é 200 pra todos os modelos e o cache pouco tem influenciado (se o tamanho do L3 influenciar muito no K8L, retiro o que disse)... tenho minhas dúvidas se eles ainda tem certeza do que estão fazendo em relação ao PR, até mesmo nos FX.
Os Barcelonas sairão com frequências menores que a dos Clovertowns...
Eu ainda fico pensando sobre a "corrida dos cores", quando ela vai ser sentida pelo usuário comum ?

E qual a necessidade disso tudo..

Ok, pra servidores e pra muitos profissionais que usam o PC o MP é uma grande mão na roda.

A "corrida dos núcleos" é muito mais uma questão de diferenciação de produto do que de desempenho mesmo, nos microprocessadores domésticos. Não há como diferenciar seu produto de outro jeito... então você faz uma cópia no Photoshop e produz.
Prefiria um algoritimo mais eficiente, não que ter 16bits seja ruim, mas ta usando mais a força do que a cabeça...
Eu tinha uma resposta excelente... Mas, resumindo, o GShare do Athlon devia ser bom e os 8 bits são mais que adequados. O problema reside mesmo é na prática. Segundo dizem (para isso, eu tenho provas) a AMD planejava usar um preditor daqueles de dois bits. Sim, EduardoS, eu não estou brincando: o famigerado des-preditor de desvios do Pentium clássico de volta! Óbbvio que a AMD percebeu que o preditor não seria capaz, e teve de desenvovler um GShare na corrida. Acho que eles não tiveram tempo de fazer simulações extensivas na parte de hashing... Ou talvez eles tiveram de usar algum tipo de hashing na indexação, para evitar o uso de uma tabela global de comportamento de 256 posições. Sei lá.

De qualquer modo, torço para que a AMD se volte para os preditores de torneio na próxima geração. Melhor que preditores de torneio só redes neurais. E voto da maioria, é claro.

No x86? Qual?
Eu ouvi que a BSF (Bit Scan Forward) faz a mesma coisa. Mas ela é implementada (atualmente, pelo menos) por microcódigo. Já viu, latência sem limites, largura com limites...
Ah só uma dúvida que surgiu conversando com o neck, o cache compartilhado é uma via de comunicação entre os núcleos em qualquer CPU que tenha esse recurso ?
Nem sempre. Existe a possibilidade de compartilhar o cache, permitindo que os vários núcleos acessem quantidades de dados variáveis, de acordo com a utilização, e ao mesmo tempo impedir que um núcleo acesse a parte do outro. Não, eu nunca vi nenhum microprocessador assim.

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Existe a possibilidade de compartilhar o cache, permitindo que os vários núcleos acessem quantidades de dados variáveis, de acordo com a utilização, e ao mesmo tempo impedir que um núcleo acesse a parte do outro.

compartilhar o cache dessa forma seria uma mera eficiencia no aproveitamento de espaço livre no cache, né?

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Eu ouvi que a BSF (Bit Scan Forward) faz a mesma coisa. Mas ela é implementada (atualmente, pelo menos) por microcódigo. Já viu, latência sem limites, largura com limites...

Não, o BSF e BSR retornam a posição do primeiro bit setado, da esquerda para a direita (BSF) ou da direita para a esquerda (BSR), o LZCNT e POPCNT retrornam o número total de 0s e 1s no operador.

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Eduardo, obrigado !

Então o L3 dos Barcelona vai ter dupla função ?

Mais boato:

Processor Speed TDP

Athlon 64 FX 2500 2.5GHz 120W

Athlon 64 X4 2500 2.5GHz

Athlon 64 X4 2300 2.3GHz

Athlon 64 X4 2100 2.1GHz 95W

Athlon 64 X4 1900 1.9GHz

Athlon 64 X2 2900 2.9GHz 89W

Athlon 64 X2 2700 2.7GHz

Athlon 64 X2 2500 2.5GHz

Athlon 64 X2 2300 2.3GHz 65W

Athlon 64 X2 2100 2.1GHz

Athlon 64 X2 1900 1.9GHz

http://www.techreport.com/ mais pro meio da página.

Neck, especial pra você essa uahau:-)huauaha

Sem PR mas Atlhon 64 X4 ficou feio demais !

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**aplausos**

se liga nisso:

Athlon 64 X2 2900 2.9GHz 89W

eu pensei que o k8l ia ter clocks menores...

e outra, 1.9, 2.1, 2.3, 2.5, 2.7, 2.9... todos os multiplicadores serão quebrados? affffff... se eu estiver certo:

1900MHz = DDR2-533@DDR2-475, DDR2-667@DDR2-633, DDR2-800@DDR2-760

e nenhum dos outros processadores vai trabalhar com os padrões 533, 667 e 800 sem descer o clock...

mas isso não me afeta... eu corrijo com over @@, no caso mais grave eu teria de subir apenas 25MHz no clock principal

tenho cada vez mais certeza que meu proximo up não vai ser intel...

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Então o L3 dos Barcelona vai ter dupla função ?

Como assim?

Mais boato:

Processor Speed TDP

Athlon 64 FX 2500 2.5GHz 120W

Athlon 64 X4 2500 2.5GHz

Athlon 64 X4 2300 2.3GHz

Athlon 64 X4 2100 2.1GHz 95W

Athlon 64 X4 1900 1.9GHz

Athlon 64 X2 2900 2.9GHz 89W

Athlon 64 X2 2700 2.7GHz

Athlon 64 X2 2500 2.5GHz

Athlon 64 X2 2300 2.3GHz 65W

Athlon 64 X2 2100 2.1GHz

Athlon 64 X2 1900 1.9GHz

Tenho a forte impressão de que isso é só boato.

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**aplausos**

se liga nisso:

Athlon 64 X2 2900 2.9GHz 89W

eu pensei que o k8l ia ter clocks menores...

e outra, 1.9, 2.1, 2.3, 2.5, 2.7, 2.9... todos os multiplicadores serão quebrados? affffff... se eu estiver certo:

1900MHz = DDR2-533@DDR2-475, DDR2-667@DDR2-633, DDR2-800@DDR2-760

e nenhum dos outros processadores vai trabalhar com os padrões 533, 667 e 800 sem descer o clock...

mas isso não me afeta... eu corrijo com over @@, no caso mais grave eu teria de subir apenas 25MHz no clock principal

tenho cada vez mais certeza que meu proximo up não vai ser intel...

Também estava aqui pensando nisto pois se for todos divisores impares será um pouco complicado, mas estou desconfiado que a controladora aceitará divisão com numeros quebrados, ou em acréssimos de 0.5 em 0.5,espero que seja!

Nossa mas eu achei que os clocks seriam mais baixos pois se conseguiram chegar a 2.9Ghz acho que no minimo ele consegue chegar a uma frequência de 3.5Ghz em overclock então serpá quase tão bom quanto o C2D, espero que ele seja tão poderoso como se especula que dai sim haverá uma disputa acirrada entre as duas, com preços ecelentes para nós!!

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eu pensei que o k8l ia ter clocks menores...
Esse aí é o X2, já havia fortes boatosde uma frequência máxima de 2,9 Ghz.
e outra, 1.9, 2.1, 2.3, 2.5, 2.7, 2.9... todos os multiplicadores serão quebrados? affffff... se eu estiver certo:

1900MHz = DDR2-533@DDR2-475, DDR2-667@DDR2-633, DDR2-800@DDR2-760

e nenhum dos outros processadores vai trabalhar com os padrões 533, 667 e 800 sem descer o clock...

mas isso não me afeta... eu corrijo com over @@, no caso mais grave eu teria de subir apenas 25MHz no clock principal

Não existe nenhuma gravação nas Tábuas da Lei :D que envolva multiplicadores de memória... logo, a AMD pode utilizar multiplicadores de memória quebrados (ao que me lembre, ela usa nos Brisbanes). Veja que eu disse pode, não sei se vai acontecer...
Como assim?
Eu acho que ele queria perguntar se o L3 do Barça vai servir tanto para comunicação entre núcleos quanto como um armazenamento flexível. Eu diria que sim, tenho quase certeza.
Tenho a forte impressão de que isso é só boato.
Gênios pensam igual :D:P... Existem três opções:

1- Essa tabela é falsa.

2- Um cara do Aces deu uma ideia interessante: a tabela é verdadeira, mas como o autor não sabia os PRs que serão utilizados, ele colocou as frequências.

3- A tabela é verdadeira.

Acho a opção um mais provável, a opção dois é... possível, mas não provável. Duvido a três seja verdadeira, e, se for, será um tiro no pé da AMD: seus "números" não apenas serão menores que os da Intel, mas também serão menores que os dos seus microprocessadores atuais. Nomenclatura excelente do ponto de vista técnico, mas péssima em termos práticos. Uma ideia que eu acho boa seria acrescentar um zero a direita da frequência em MHz... uma nomenclatura simples, com "números grandes", fácil de entender e muito prática.

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eu pensei que por força da arquitetura eles pudessem conseguir uma performance "per clock" consideravelmente maior, resultando em queda nos clocks

eu me referia aos multiplicadores da cpu, sendo eles todos ímpar já era difícil conseguir uma exatidão no clock da memória (considerando os divisores sendo inteiros), mas nessas freqüências apresentadas, os multiplicadores também serão quebrados... precisando quebrar mais ainda os divisores, pelo menos duas casas decimais, e, se eles liberarem os divisores "não inteiros", melhor ainda (pra mim), pois programas que alteram os divisores on-the-fly vão permitir uma precisão bastante avançada na alteração dos mesmos

a jogada de marketing do PR tem que acabar... na época do K7 até era aceitável... hoje em dia disputar PR com PR não tem levado a nada, afinal, pelos números atuais, não há forma de comparação...

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Bem vou completar o serviço:

Essas especificações vieram de um Forum Alemão, o Athlon X4 é o "Agena", e de acordo com o informante vai ter 2 MB de cache L3, os clocks acompanham o que já fofocaram antes, dos Agena indoi até 2.6 e os Kuma até 2.9

Bla bla bla e o resto já foi dito pelos colegas aqui.

Eu acho que essa classificação seria muito boa pros vendedores lerdos que acham que clock é tudo nessa vida, mas esses mesmos vão falar que são processadores piores pois o número é menor..

O TDP é igual ao dos Brisbaine.. será mesmo ?

Tb to achando que não vai ser bem assim..

EDIT-

No fórum Voldemort saiu uma tabela mais completa.

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eu pensei que por força da arquitetura eles pudessem conseguir uma performance "per clock" consideravelmente maior, resultando em queda nos clocks
Por que eles fariam isso? Mesmo com uma vantagem grande sobre a Intel, a AMD ontinuou lançando Opterons mais rápidos. O que é óbvio: para que esconder mais vantagens em performance se seu concorrente tem competitividade em algumas áreas?
eu me referia aos multiplicadores da cpu, sendo eles todos ímpar já era difícil conseguir uma exatidão no clock da memória (considerando os divisores sendo inteiros), mas nessas freqüências apresentadas, os multiplicadores também serão quebrados... precisando quebrar mais ainda os divisores, pelo menos duas casas decimais, e, se eles liberarem os divisores "não inteiros", melhor ainda (pra mim), pois programas que alteram os divisores on-the-fly vão permitir uma precisão bastante avançada na alteração dos mesmos
Bem, fazendo os cálculos, eu cheguei a conclusão que divisores de memória x,25 e x,5 já seriam aceitáveis. Isso significa uns três ou quatro pinos a mais. Além do mais, quem garante que a controladora de memória precisa rodar a frequência do microprocessador? Quem garante que o modelo de divisores vai continuar a ser usado? E, finalmente, quem garante que alguns MHz de memória a mais vão importar? De qualquer modo, isso é pura especulação. Vamos esperar.
O TDP é igual ao dos Brisbaine.. será mesmo?
Eu chutaria que será, nas linhas mais lentas.

Bom, acrescentando algumas informações colhidas no AcesHardware:

Uma foto da pastilha do Barcelona.

The Register falando muita porcaria... e alguma coisa boa.

Alguns slides a respeito da AMD (final da página, não dei o link direto para ajudar o sitezinho alemão).

Outros a respeito da ATI, também no final da página.

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Bonitinho o chip ehehehhe

Duas notícias que agradaram essa semana:

AMD está reduzindo mais ainda os preços (já chegaram os cortes no PY, temos o 5000+ no preço do E6500), isso seria uma preparação de terreno pros Barcelona e/ou a vlhea briga com a Intel que que antecipar seus cortes.

Link

E em entrevista com alguns figurões da AMD falaram sobre 45 nm, consumo e alguns dados técnicos. Curioso que as DDR2 1066 não foram citadas e sim as 667.. em tempos de DDR2 800 baratas é no mínimo estranho, será que ele vai ser menos dependente de memória como seu rival ?

Link

Mas nada sobre os nomes comerciais, somente os codinomes dos núcleos.

Agora uma curiosidade, não é costume aumentar os pipelines, nem que forem 1 ou 2 quando trocam de arquitetura ?

Ele falou algo sobre os pipes mas não entendi muito bem..

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AMD está reduzindo mais ainda os preços (já chegaram os cortes no PY, temos o 5000+ no preço do E6500), isso seria uma preparação de terreno pros Barcelona e/ou a vlhea briga com a Intel que que antecipar seus cortes.

Link

E vai abaixar ainda mais em abril, mas os preços da Intel tambem devem cair no final de abril, em junho, pouco antes do Barcelona chegar novo corte na Intel, E6850 a US$266.00

E em entrevista com alguns figurões da AMD falaram sobre 45 nm, consumo e alguns dados técnicos. Curioso que as DDR2 1066 não foram citadas e sim as 667.. em tempos de DDR2 800 baratas é no mínimo estranho, será que ele vai ser menos dependente de memória como seu rival ?

Link

O foco principal da AMD é servidores, e muitos usam as DDR-2 667, por isso elas foram citadas no artigo.

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Bonitinho o chip ehehehhe
Sim, mas está muito escuro. Ficaria mais bonito totalmente em azul ou vermelho, e com menos contraste. Opinião pessoal...

OBS: Meu Deus, estamos analisando a beleza de circuitos integrados!

E em entrevista com alguns figurões da AMD falaram sobre 45 nm, consumo e alguns dados técnicos. Curioso que as DDR2 1066 não foram citadas e sim as 667.. em tempos de DDR2 800 baratas é no mínimo estranho, será que ele vai ser menos dependente de memória como seu rival?
Complementando o EduardoS, eu acho que RDIMMs (módulos registrados) acima de DDR-667 nem foram ratificadas pelo JEDEC...
Agora uma curiosidade, não é costume aumentar os pipelines, nem que forem 1 ou 2 quando trocam de arquitetura?
É um hábito comum. A cada geração de processo de fabricação, o número de estágios de pipeline mais adequado aumenta ligeiramente, devido a queda do desempenho relativo das interconecções em relação aos transistores (fios ficam no mesmo em cada geração, transistores aumentam de desempenho). Por isso, aumentar um ou dois estágios de pipeline é um hábito comum.

Obviamente, existem diversas razões pelas quais a AMD não faria isso:

1- O número de estágios de pipeline do K8 já lhes parece adequado: afinal, é o mesmo da Core.

2- A frequência está sendo limitada por uma parte não-pipelinizável: decodificadores ou unidades de execução, talvez.

3- Aumentar o número de pipelines requeriria muito tempo e esforço.

4- Coisa da AMD... Talvez o fato do SOI perder força com o tempo dê uma compensada nos efeitos da escalabilidade dos processos.

5- Não houve nenhuma alteração no núcleo, com exceção da execução de 128 bits direto. Isso significa que não foi necessário aumentar o número de estágios.

Agora, o que eu não saquei é de onde a K8 tem 16 estágios. Todos os números que eu vi para o K7 estão entre 10 e 12. 12 inclui um estágio de pre-decodificação. 11 não inclui esse estágio. 10 eu não sei de onde tiraram, vai ver que é o pipeline de erro de predição de desvios. Todos os números que eu vi para o K8 estão entre o 13 e o 14. Todo mundo diz que entre K7 e K8 foram acrescentados dois estágios de pipeline. Logo, o K8 tem 13+1 estágios de pipeline de inteiros. Já o pipeline de ponto flutuante do K7 tem 15+1 estágios, usando a mesma métrica dos 11+1 estágios de inteiros. Admitamos que a mudança foi equivalente e obteremos 17+1 estágios. Então, de onde bolas o cara tirou 16?

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Pelos manuais que eu tenho aqui... É uma zona...

Para o K-7, do estagio 1 ao 6 é a decodificação, não ha segredo.

No 7 tem o scheduler, a instrução pode esperar vários ciclos aqui.

No 8 é a execução, se precisar da memória... Tem mais três estagios.

O 9, 10 e 11 são para acessar o L1D, depois... Volta pro 8.

Ainda falta o retirement, que não sei porque não é listado, com ele o mínimo que uma instrução ficaria seriam 9 ciclos, agora... Vai saber?

Pelos manuais que eu tenho aqui... É uma zona...

Para o K-7, do estagio 1 ao 6 é a decodificação, não ha segredo.

No 7 tem o scheduler, a instrução pode esperar vários ciclos aqui.

No 8 é a execução, se precisar da memória... Tem mais três estagios.

O 9, 10 e 11 são para acessar o L1D, depois... Volta pro 8.

Ainda falta o retirement, que não sei porque não é listado, com ele o mínimo que uma instrução ficaria seriam 9 ciclos, agora... Vai saber?

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