AMD Barcelona

[Evandro]

AMD falando de octocores antes de 2008.

Mensagem no Ace´s Hardware do Dresdenboy: Link

PDF da AMD sobre o assunto: Link

PG 34 deixa algo no ar.

Mas.. será ??

Ou eles estão adiantando pra poder atrasar ?

[EduardoS]

"8-core desktop systems" pode ser o AgenaFX com dois QuadCore na mesma placa mãe.

[johannesrs]

Beleza de tópico. Exatamente o q eu estava procurando.

Parece que teremos quedas de preços violentas e competividade cavalar entre AMD e Intel de novo.

Se bem que essas quedas de preço aí tão exageradas... Acho melhor não arriscar e comprar muito em breve o upgrade pra não arriscar quebra de alguém...

Agora, a pergunta de quem perdeu as datas: Os novos monstros devem começar a sair QUANDO?

P.S.: Xita, q q contas? Caraca, será q vou construir um cluster de AGENA???

[johannesrs]

Notícias boas e ruins.

Boas: Novidades sobre os Barcellona:

AMD Talks Details on K10

Giuseppe Amato gives another overview on the high points of AMD's next-generation CPU architecture

Yesterday, AMD held a press presentation in Munich, Germany to update journalists about its upcoming K10 processor. AMD's Giuseppe Amato, Technical Director Sales and Marketing EMEA, had a few minutes to talk about the architecture at length. This architecture, previously dubbed K8L by Henri Richard -- now publically called K10 -- is scheduled to be AMD's first monolithic quad-core design.

The integrated memory controller (IMC) will get a few new features in the K10 core. When utilizing multiple memory modules, along with proper BIOS implementation and mainboard routing, the IMC can access memory in 64-bit channels (72-bit if you use ECC). This way it is possible to read and write data simultaneously, or improve efficiency for irregular access patterns which increasingly occur in a quad-core environment. This feature is available on AM2+ and F+ boards; on "old“ socket AM2 and F boards the usual 128-bit dual-channel mode is available.Due to split power planes, the IMC can be clocked down independently of the CPU cores, along with reduced voltage. This also enables CPU overclocking without touching the memory frequency, something that may appeal to enthusiasts. These features are again dependent on Socket AM2+ and F+ platforms.

Amato explained how the quad-core design benefits from the internal crossbar switch the backbone of communication inside the K10 CPU. With Intel's current quad-core design there are cases where data needs to travel over the FSB -- in AMDs case all inter-CPU communication takes place on-die.

The crossbar switch of the K10 core is already prepared for up to 8 cores, Amato boasted. Amato wouldn't give even a vague timeframe for market availability of such a CPU, though he indicated the company is prepared for whatever the market demands. Amato made clear that octo-core is far away in the future – Shanghai will not get 8 cores.

K10 will introduce a shared L3 cache while the individual cores have dedicated L1 and L2 caches. As long as requested data lies in L1, it can be directly loaded. This also works if the data lies in the L1 cache of another core, in which case the communication works via the crossbar switch. In case requested data resides in the L2 cache, it will be loaded to L1 and then invalidated in L2 as AMD has an exclusive cache design. The L3 Cache, however, is not exclusive, but allows for a shared bit to be set. If a core loads data marked as shared, it will reside in the L3 cache and can be fetched by other cores as well.

Amato also mentioned an array of power saving measures which, in sum, allow AMD to deliver a quad-core CPU in the same thermal envelope as today’s dual-core CPUs.

K10 adds the capability of independently clocking all the CPU cores. In current K8 processors (and Intel's Core 2 generation), all cores are clocked at the same level all the time -- the P-state can only be changed synchronously. In case of a compute-intensive single-threaded process, all cores must run on the highest level P-state. On K10-based CPUs, the idle cores could be switched to the lowest P-state, while others are in different states, depending on load.

This feature could possibly be abused by overclockers to overclock a single core above the specified levels. Amato clarified that AMD doesn't endorse overclocking, but acknowledges there are people interested in that. In a warranty case, AMD could detect PLL programmings out of spec which would deny the warranty. The new cores, however, have new thermal sensors, to improve overheating protection.

Amato closed the session by mentioning Shanghai as a successor to Barcelona in the server space for 2008. Shanghai will be an improved quad-core architecture, which is supposed to be socket-compatible with current Socket F platforms. Roadmaps available to DailyTech revealed Shanghai is a 45nm quad-core CPU featuring 6MB of L3 Cache.

E as más notícias: Vão demorar ainda mais um pouqinho (pra meu desespero e de muitos outros... ):

AMD: Barcelona no terceiro trimestre e Agena no quarto

As últimas informações deram a entender que as entregas dos processadores quadrinucleares Barcelona para servidores começarão no final do inverno. Seus irmãos dedicados à plataforma “desktop” conhecidos como Agena e Agena FX aparecerão pouco tempo depois e a maioria dos correspondentes convergiram na opinião de que esses processadores sairiam até o final do terceiro trimestre.

As palavras de Henry Richard, vice-presidente da área de marketing e vendas da AMD, em uma entrevista concedida ao site CPILive.net esfriam o entusiasmo de muitos que esperavam um processador com socket AM2+ em mãos ainda no começo da primavera.

Isto é o que Richard afirmou: “No terceiro trimestre apresentaremos o Barcelona, processador quadrinuclear que será terá uma alta relação entre desempenho e consumo exigido e ele não se tornará apenas um sucessor evolutivo de processadores da geração anterior. No quarto trimestre, tere as versões ‘desktop’ do Barcelona, ambos com performance binuclear quanto quadrinuclear.”

Em outras palavras, a AMD afirma que os processadores da geração K10 para o público em geral aparecerá no mínimo durante o último trimestre deste ano. A princípio, os modelos binucleares Kuma e Rana para socket AM2+ aparecerão algum tempo depois dos quadrinucleares. A AMD apontava para o período de seus lançamentos de modo vago: “segundo semestre de 2007”. Agora, são mais definidos: quarto trimestre deste ano.

Richard acrescenta que durante o primeiro trimestre de 2007, a proporção de processadores binucleares produzidos pela AMD ultrapassou 50%. Neste caso, a AMD imagina que o segmento de processadores quadrinucleares “desktop” será estendido mais lentamente.

O site Fudzilla noticia que a AMD já tem exemplares funcionais dos processadore Agena FX que trabalham entre 1,9 e 2,5 GHz. No teste specfp_rate2000 os processadores Barcelona foram cerca de 50% mais rápidos que os Kentsfield, mas não especifica sob quais freqüências.

[neckilljo]

eu queria entender mais dessa parte, ou o que isso significaria:

When utilizing multiple memory modules, along with proper BIOS implementation and mainboard routing, the IMC can access memory in 64-bit channels (72-bit if you use ECC). This way it is possible to read and write data simultaneously, or improve efficiency for irregular access patterns which increasingly occur in a quad-core environment.

no x4 eu até imagino possivel manter isso e usar dual channel ao mesmo tempo, mas somente usando 4 pentes de memoria, estando cada par em uma controladora... é coisa de doido...

no x2 isso mataria o dual channel... mas como o dual channel nunca foi algo de extrema importância nos amd (desde que implementaram nos chipsets do K7 eu nao vi real motivo pra usar dual channel)... se houver isso no x2.

será que essa mudança na controladora de memória contribui em grande parte com o ganho de desempenho que eles tanto prometem?

acho que eu vou precisar daqueles diagramas do tipo "entendeu, ou quer que eu desenhe?" pra entender como vai funcionar

[johannesrs]

eu também não entendi como funciona isso. IMAGINO q seja algo tipo "se é só ler ou escrever, vai no dobro da velocidade em 128bits, mas se tem q fazer AMBOS, vais dois 64 bits juntos".

sei lá, mas duvido q tirem o dual channel. parece q vai ser um "dual-channel intermitente", acho...

[neckilljo]

ai que ta... deu a entender que as duas controladoras, por serem independentes, trabalharão "como cada uma achar melhor" ou seja, ela vai ler ou gravar e pouco importa se a outra está lendo ou gravando

o dual channel que a gente conhece faz com que a controladora enxergue 2 canais de 64 bits como um grande canal de 128 bits, então ela le e grava como se aquele canal de 128 bits fosse um unico pente de memória bem comprido com o dobro de vias, e faz um tipo de "raid 0" nas duas, distribuindo a carga uniformemente... quando o dual channel está desabilitado ela (a grosso modo) faz uma memoria trabalhar até encher, daí quando acaba o espaço ela começa a jogar na outra e assim por diante... o que faz dar na mesma de se ter 2x256 sem dual channel ou 1x512

essa controladora nova "parece" que vai fazer tipo de um acesso simultâneo, assíncrono e desordenado, ora fazendo o canal trabalhar em 128 bits por estarem ambos gravando ou lendo (não necessariamente com a carga distribuída), ora fazendo o canal trabalhar em 64 bits full duplex... mas tb considero isso ser algo exclusivo do x4 por ser uma característica incompatível com apenas um controlador de memória... considerando assim dependente de uma hierarquia "sistema>controladoras>canais>memórias".

discutir e especular isso num x2, que terá somente um controlador, é até fácil, pois não há muitas alternativas (mas se o x2 tiver isso, bato palmas, pois vai ser A controladora)... já no x4, com 2 controladoras... vai saber como funciona...

preciso de um diagrama urgente...

[EduardoS]

Vamos ver se eu consigo explicar...

O Athlon 64 (ou qualquer outro processador) quando precisa trabalhar com algum dado ele não copia apenas esse dados para o seu cache, mas os 64 bytes da "linha" onde esse dado esta, ele faz isso porque se o dado em alguma parte da memória é necessário, é provavel que seus vizinhos tambem sejam, tendo linhas maiores é possivel ter caches maiores e com controle mais fácil, as desvantagens e que nem todos esses bytes são necessários e tambem leva mais tempo para copiar tantos bytes, e nesse ultimo que entra a velocidade da memória.

O processador não vai fazer varias chamadas a memória para copiar a linha, ele vai fazer apenas uma, e a DDR esta programada para retornar os 64 bytes (burst).

Após ser chamada a DDR não responde imediatamente, ela precisa de um tempo para trabalhar (a latência, para simplificar vou ficar apenas com a CAS).

A DDR comum tem 64 bits de "largura", ou 8 bytes, isso significa que ela precisa enviar 8 informações, sendo DDR e enviando duas por clock essa transferência demora 4 ciclos.

Com o Dual Channel cada pente não envia mais 64 bytes, mas apenas 32 byes, na metade do tempo (2 cliclos)

Agora às memórias:

DDR - Uma boa DDR-400 tem a latência de apenas 2 ciclos, mas com um clock de apenas 200MHz, em "single channel" ela precisa 6 ciclos desde a requisição até o envio dos 64 bytes, isso da 30ns, com "dual channel" ela faria o mesmo em 4 ciclos, ou 20ns, 10ns de ganho!

DDR-2 - Uma boa DDR-2 800 tem a latência de 4 ciclos e com um clock de 400MHz, em single channel, ela precisaria de 8 ciclos para enviar tudo, ou 20ns, com dual channel, 6 ciclos ou 15ns, um ganho mais modesto, 5ns.

DDR-3 - Uma boa DDR-3 1600 (é, o Barcelona vai usar uma dessas no futuro) tem uma latência de 8 ciclos, e clock de 800MHz! Ela faria o mesmo que as outras duas em 12 ciclos em single channel, ou 15ns e 10 ciclos em dual channel, ou 12,5ns, um ganho de 2,5ns.

A todos esses nano-segundos é preciso adicionar a latência interna do processador e da controladora de memória, digamos 30ns, com isso o dual channel com as DDR traz um ganho de 20%, ja nas DDR-2 o ganho é de apenas 11% e DDR-3 nem se fala.

Com os Quad Core entrou mais um item interessante na equação, digamos que dois núcleos (que alias, podem ser o mesmo...) precisem de dados diferentes ao mesmo tempo (com mais núcleos isso é mais fácil de acontecer), se houver dois pentes de memória DDR-2 em dual channel, o segundo núcleo tera que esperar o primeiro núcleo ser atendido, para depois receber o que precisa, com isso são 6 ciclos do primeiro núcleo, mais 6 ciclos do segundo até que a operação esteja completa...

Mas, se os dois pentes de memória forem independentes, o primeiro núcleo vai esperar 8 ciclos, o segundo pode começar ao mesmo tempo! O que daria um tempo total de 8 ciclos, uma perda de 2 ciclos para o primeiro núcleo e um ganho de 4 ciclos para o segundo! Com DDR-3 e mais núcleos isso sera ainda mais visivel, se eu considerasse as outras latências que envolvem a memória seria mais visivel ainda.

[Dragum]

0.o... kaotico.... esses barcelonas vão aprimorar o perfeito (controlador dos k8)

[neckilljo]

Mas, se os dois pentes de memória forem independentes, o primeiro núcleo vai esperar 10 ciclos, o segundo pode começar ao mesmo tempo!

aí boa, valeu mesmo pela explicação.

se os canais de memória serão independentes (uma coisa que eu não esperava), a memória vai trabalhar como se fosse uma memória "dual core", basicamente isso né?

a sacada foi o acesso simultâneo a dados diferentes, o contrário do acesso paralelo ao mesmo dado... é uma questão mais de eficiencia do que de largura de banda bruta.

até entendi toda a explicação sobre os ciclos, só não entendi por que você disse outros valores na hora de exemplificar:

DDR-2 - Uma boa DDR-2 800 tem a latência de 4 ciclos e com um clock de 400MHz, em single channel, ela precisaria de 8 ciclos para enviar tudo, ou 20ns, com dual channel, 6 ciclos ou 15ns, um ganho mais modesto, 5ns.

single channel = 8 ciclos

dual channel = 6 ciclos

se houver dois pentes de memória DDR-2 em dual channel, o segundo núcleo tera que esperar o primeiro núcleo ser atendido, para depois receber o que precisa, com isso são 8 ciclos do primeiro núcleo, mais 8 ciclos do segundo até que a operação esteja completa...

Mas, se os dois pentes de memória forem independentes (automaticamente, single channel), o primeiro núcleo vai esperar 10 ciclos, o segundo pode começar ao mesmo tempo! O que daria um tempo total de 10 ciclos, uma perda de 2 ciclos para o primeiro núcleo e um ganho de 6 ciclos para o segundo!

single channel = 10 ciclos

dual channel = 8 ciclos

tem alguma coisa a mais que adicionou 2 ciclos?

esse acesso parece bem mais inteligente do que o antigo modo... se colocassem isso num 754, não teria havido 939... (não querendo imitar o povo que diz que os 45nm teria salvado o netburst)

[EduardoS]

até entendi toda a explicação sobre os ciclos, só não entendi por que você disse outros valores na hora de exemplificar:

single channel = 8 ciclos

dual channel = 6 ciclos

single channel = 10 ciclos

dual channel = 8 ciclos

tem alguma coisa a mais que adicionou 2 ciclos?

Minha distração claro! Ja editei para corrigir os valores.

esse acesso parece bem mais inteligente do que o antigo modo... se colocassem isso num 754, não teria havido 939... (não querendo imitar o povo que diz que os 45nm teria salvado o netburst)

Nem tanto, com single cores esses acessos simultaneos são mais raros, e a DDR "1" não tinha tanta sobra de banda assim, se colocasse naquela outra equação: O primeiro acesso reberia 2 ciclos antes, o segundo 2 ciclos depois, empate.

Esses controladores separados foram criados para driblar o problema das memórias atuais e futuras DDR-3, que aumentaram muito a transferência mas mantem as latências altas a anos.

[Evandro]

Neck valeu por alertar que o tópico estava aceso.

Caramba, isso sim é uma evolução das boas e que eu achei que já existisse.

A controladora que está parecendo ser a grande estrela do momento, um garçom com 4 braços.

Bem, terá ganho nesse aspecto, na comunicação iternuclear e melhorias no núcleo, mas isso tudo será que vai ser aproveitado por nossos programas ?

Espero que a profecia (porque do jeito que estão enrolados) de uma luz no fim do túnel no lançamento do R600 seja realizada, ao menos uma palhinha..

O Anandtech já fez uma pré análise do Penryn.. é tempos apertados pra AMD.

[johannesrs]

As demoras da amd estão complicando a vida dela.

por exemplo, infelizmente o boato de apresentação dos barcellonas parece q foi só boato...

agora, qto aos nossos programas. claro q vão usar isso. desde q os compiladores usem, mas isso é responsabilidade de umas raças q estão NOUTRO nível do universo.

[neckilljo]

estava assistindo à Bloomberg e vi passr no rodapé uma nota sobre a AMD ter sofrido já prejuízos de mais de 680mi só nesse primeiro trimestre... como pode sofrer tanto prejuízo e continuar em frente não sendo nenhuma Intel?

talvez por isso os r600 e k10 estejam sendo bem planejados antes de serem lançados...

[EduardoS]

O Anandtech já fez uma pré análise do Penryn.. é tempos apertados pra AMD.

Não só fizeram uma analise do Peryn como tambem benchmarks e até um preview do Nehalman, sera medo do Barcelona?

E a AMD ja mostrou bench do Barcelona 2P... Mas... Sabe como são essas coisas né?

agora, qto aos nossos programas. claro q vão usar isso. desde q os compiladores usem, mas isso é responsabilidade de umas raças q estão NOUTRO nível do universo.

Não tem nada a ver com compiladores, esse tipo de sistema não esta ao alcance deles.

No inicio para os desktops esse novo controlador não vai trazer grande ganho, mas o futuro dele é mais interessante.

estava assistindo à Bloomberg e vi passr no rodapé uma nota sobre a AMD ter sofrido já prejuízos de mais de 680mi só nesse primeiro trimestre... como pode sofrer tanto prejuízo e continuar em frente não sendo nenhuma Intel?

talvez por isso os r600 e k10 estejam sendo bem planejados antes de serem lançados...

Esse prejuizo é ruim mas não chega a ser um desatre, a AMD teve muito mais prejuizo durante o tempo do K-6, se naquela época ainda teve folego para continuar e lançar o Athlon, hoje vai ter folego continuar...

[johannesrs]

Eduardo: ok, não é com os compiladores.

também não é conosco, desenvolvedores de programas pra rodar em cima de sistema operacional. tamos na última camada do troço.

a responsa de cuidar disso é de quem? do S.O.?

[neckilljo]

essa tecnologia no controlador de memória ram será invisível aos programas né? quem faz a comunicação entre o executável e a memória não é o SO?

[EduardoS]

Nem SO e nem compiladores, o software diz que partes da memória devem ser acessadas, mas é o processador que decide como fazer isso.

[johannesrs]

Educardo, nem pensar isso. pelo menos eu nunca vi uma linha nas linguagens q eu mexo dizendo "use este pedaço da memória". eu só mando os trampos de dados pra memória, e mexo com tudo o q tá lá, até chegar na resposta e descer ela pro disco.

só se tu quiser dizer q isso aí é porque os padrões da linguagem definem, mas aí também não é questão do programa. Mas sinceramente acho complicado de ser, porque aí todas as linguagens teríam q ser revisadas pra cada novo esquema q se inventa, como esse agora.

[EduardoS]

johannesrs,

Quando disse "o software diz que partes da memória devem ser acessadas" me referi aos loads e stores, ao fazer um simples "int a = 9;" o compilador vai um opcode que fara um store no endereço atribuido a variavel "a" (essa parte da memória foi escrita), só isso.

[johannesrs]

ok, mas quem coordena o processo pra ser efetuado em dual channel, ou n dual channel, ou n single channel, ou num "quad channel" futuro? só o chipset é q trabalha com isso, mais ninguém? porque, pelo q eu entendi, essa foi a duvida inicial.

AMD, COLOCA LOGO OS BARCELLONA PRA SEREM TESTADOS PELO AMOR DE DEUS!!!

eu não quero apelar pra intel no próximo upgrade, mas no ritmo em q as coisas tão indo de lerdeza, meu quad core se eu quiser um vai acabar sendo intel...

[EduardoS]

ok, mas quem coordena o processo pra ser efetuado em dual channel, ou n dual channel, ou n single channel, ou num "quad channel" futuro? só o chipset é q trabalha com isso, mais ninguém? porque, pelo q eu entendi, essa foi a duvida inicial.

Isso que você falou só o chipset mesmo.

AMD, COLOCA LOGO OS BARCELLONA PRA SEREM TESTADOS PELO AMOR DE DEUS!!!

O http://www.fudzilla.com conseguiu o ES sei la como, se vazar alguma coisa vai ser ai.

[neckilljo]

o problema é as placas am2+ que ainda não sairam... daí ja sabe... vai ficar limitado... nao se sabe quanto, mas vai

[johannesrs]

valeu EduardoS

bom, as notícias mais atuais são:

a apresentação oficial dos R600(? é este o código, até me perdi ?) e dos Barcellona deve ocorrer durante o AMD Tech Days desse ano, na Tunísia... dias 23 e 24, ou seja, amanhã e depois!

Tomara q seja verdade, e q eles entupam os correios com cópias de engenharia pros sites fazerem reviews e benchs! A gente PRECISA DISSO, *****!

Até porque eu acho q esses K10 serão no MÍNIMO equivalentes aos Core 2 Duo e Quad em stock.

Falando sério, qual a importância disso? Bom, porque 10% do mercado se interessa por over, e outros 15% se interessam pelos processadores top. Os outros 75% tão nos low e mid, e sem novo processador, o q acontece são duas coisas:

1 - AMD engolindo prejuízo demais enquanto não lança, porque sem nada claro pelo q esperar tem gente q não tá esperando.

2 - Quem indica de qual empresa devem ser comprados os PCs geralmente são amigos q ou são ou se interessaríam por ser daqueles 25% dos compradores. Ou seja, gente que AGORA tá falando bem demais é da intel.

30% este ano, a AMD pode tirar o cavalinho da chuva. Ano passado foram 25% suados demais pra ela romper com os 30% do mercado ainda este ano...

[xprince]

fudzilla coloco um belo fake!

mas não tenho nenhuma dúvida quanto ao potencial do k10..acho q meio as crises atuais da Amd os executivos não iriam afirmar q ele é 40% mais rápido que o Xeon e blá blá..

o lance é que todo mundo nos países desenvolvidos só está comprando C2d!!aos montes..

p4 lá é pra quem é pobre..p3 então..duron..noss

...

o problema é que a Amd sabe a demanda que o processador terá e por isso tem de preparar um estoque para iniciar as vendas.

só que isso custa muito dinheiro..o capital de giro..que por sinal encontra-se baixo e financiamentos para ela estão sendo negados..

por isso acredito também na apresentação do processador para amanhã sim!! mas como marketing para os bancos..e não para nós consumidores...

estou achando esse fórum mais lento!!