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Questão 1: (1 pto)

Considere que a etapa de incremento do CI (contador de instrução) de um ciclo de instrução possua a seguinte definição:

CI ß ----- CI + n.

Qual é o significado dessa expressão e o que significa o valor de n.

Questão 2: (1 pto)

Considere que um determinado sistema de computação foi projetado de modo que o processador pode receber 4 palavras de 32 bits cada uma, em cada acesso de leitura, com uma velocidade de 150 MHz (sabe-se que 1Mz = 1.000.000bits/seg), que a capacidade máxima de armazenamento da memória principal desse sistema é de 512 MBytes e que o maior valor hexadecimal que se pode armazenar em cada célula é FFFF.

a) Qual é a taxa máxima de transferência de bits do barramento de dados?

B) Qual é a largura, em bits, de cada célula?

Questão 3: (2 ptos)

arquitetura.jpg

A figura acima apresenta um diagrama lógico e físico de uma unidade aritmética e lógica projetada para realizar operações aritmética e lógicas com

1 bit de largura:

1. Indique e localize os principais componentes dessa unidade;

2. Identifique (justificando) o código binário determinado para cada operação projetada;

3. Mostre um exemplo, passo a passo, da realização da operação de soma: 1 + 1, incluindo o “ vai 1” , se ocorrer.

Questão 4: (1 pto)

Considere uma memória RAM que armazene dados em células com 1 Byte de largura e que possua uma capacidade de N células (endereços). Nessa memória foram armazenados 1152 números em endereços sequenciais, a partir do endereço 47FC16 (hexadecimal), sendo o primeiro número armazenado no endereço citado.

a) Tendo em vista que os números tem largura de 16 bits, calcule qual o valor (hexadecimal) do primeiro endereço vago nessa memória.

B) qual é a capacidade máxima de endereçamento dessa memória?

Questão 5: (1 pto)

Considere um sistema de armazenamento onde a MP é endereçada por Byte e que utilize uma memória cache com método de mapeamento direto. Nessa cache, o sistema de controle do mapeamento possui o seguinte formato de

endereços:

TAG LINHA BYTE

6 bits 13 bits 6 bits

Pergunta-se:

a) Qual é a capacidade de armazenamento da MP em Bytes?

B) Qual é o total de linhas dessa memória cache?

c) Qual é a largura de cada bloco/linha?

d) Qual é a quantidade de blocos atribuida a cada linha da cache?

Questão 6: (1 pto)

O que significa a sigla EPIC e em que tipo de arquitetura de processadores ela é usada?

Questão 7: (1 pto)

Por que é necessário se estabelecer uma política para substituição de linhas para os métodos de mapeamento associativo e não para o método direto?

Questão 8: (1 pto)

Considere um sistema de armazenamento constituido de uma memória principal, endereçada por Byte, e com capacidade de armazenamento de 256MB, sendo organizada, para o sistema de controle da cache, em blocos de 16 Bytes de largura. Considerando que o sistema usa o método de mapeamento de endereços do tipo associativo por conjunto de 8, com uma cache organizada em 128K linhas, pergunta-se:

a) qual deverá ser o formato do endereço interpretado pelo sistema de controle da cache, indicando a largura e função de cada campo?

B) Em que conjuntos deverão ser armazenados os Bytes que possuam os seguintes endereços:

1011 1110 0010 1001 1101 1110 1001

0001 1111 1100 0010 0001 0110 1011

c) qual deverá ser o endereço do bloco que contém um Byte com o seguinte endereço:

1011 1000 0100 0000 1001 1110 0001

Questão 9: (1 pto)

Qual é a razão pela qual se afirma que um processador contendo muitos registradores de dados tem capacidade de processamento rápido, em relação a um outro que possui poucos daqueles registradores?

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Resposta da questão 1:

Essa expressão significa que a unidade de controle incrementa o CI para apontar para a próxima instrução, onde n significa o número de célula que a instrução ocupa.

Você conseguiu as respostas das outras perguntas?

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