Eu estou tentando fazer uma BIOS mod pra ele, ja encontrei as flags de proteção de undervolt e cfg lock, e também as flags de offset de tensão direto na BIOS. Porém não fiz nada ainda pois estou com a ASUS no Procon, tentando fazer eles responderem porque desse bloqueio artificial, exigindo uma resposta clara justificando essa segmentação. Porque até o momento só parece que a Intel fez isso para forçar a gente a pagar mais caro pra ter algo que tinhamos desde os Core 2 Duo, eu julgo inadmissivel esse tipo de ação.
Queria que mais pessoas tomassem essa iniciativa de mandar ticket pro suporte da intel e se eles se manterem nessa posição de que vendem os processadores livres de bloqueio, tem como a gente provar que isso é uma decisão somente pra tirar mais dinheiro dos consumidores.
Vou continuar na busca do UV pro 12700H, a unica coisa que consegui fazer foi modificar o SST para deixar o CPU menos agressivo aos impulsos, e reduzir o TDP no Armoury crate pra 45/60w. Não vou fazer o mod até sair o resultado do procon.
como opções na BIOS até agora consegui reunir:
0xA08EE One Of Option: Configure MSR 0xE2[15], CFG Lock bit, Value (8 bit): 0x2 {09 07 B4 06 00 00 02}
0xA08CF One Of: Enable/Disable Overclocking Lock (BIT 20) in FLEX_RATIO(194) MSR , VarStoreInfo (VarOffset/VarName): 0x49, VarStore: 0x2, QuestionId: 0x1E3, Size: 1, Min: 0x0, Max 0x7, Step: 0x0 {05 91 B0 06 B1 06 E3 01 02 00 49 00 10 10 00 07 00}
0xA674C Numeric: When UnderVolt Protection is enabled, user will not be able to program under voltage in OS runtime. Recommended to keep it enabled by default. Enabled: Allow BIOS undervolting, but enable UnderVolt Protection in Runtime. Disabled: No UnderVolt Protection in Runtime., VarStoreInfo (VarOffset/VarName): 0x236, VarStore: 0x2, QuestionId: 0x3D4, Size: 2, Min: 0x0, Max 0x3E8, Step: 0x1 {07 94 87 1D C6 1C D4 03 02 00 36 02 10 11 00 00 E8 03 01 00}
0xA6760 Default: DefaultId: 0x0, Value (16 bit): 0x0 {5B 07 00 00 01 00 00}
0xA6767 End {29 02}
0xA6F55 Numeric: UnderVolt Protection, VarStoreInfo (VarOffset/VarName): 0x27E, VarStore: 0x2, QuestionId: 0x405, Size: 2, Min: 0x0, Max 0x3E8, Step: 0x1 {07 94 86 1D C5 1C 05 04 02 00 7E 02 10 11 00 00 E8 03 01 00}
0xA6F69 Default: DefaultId: 0x0, Value (16 bit): 0x0 {5B 07 00 00 01 00 00}
0xA6F70 End {29 02}
0xA63E9 Numeric: Specifies the Offset Voltage applied to the Global Performance-core domain. This voltage is specified in millivolts. Uses Mailbox MSR 0x150, cmd 0x11. Range -500 to 500 mV, VarStoreInfo (VarOffset/VarName): 0x266, VarStore: 0x2, QuestionId: 0x3BE, Size: 2, Min: 0x0, Max 0x3E8, Step: 0x1 {07 94 B9 1C BA 1C BE 03 02 00 66 02 10 11 00 00 E8 03 01 00}
Sendo as primeiras as travas e a ultima a flag que dita o offset de tensão dos P Cores, ainda não encontrei as de cache