ideia interesante de um blog

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oi a todos! venho divulgar aqui uma ideia ainda em esboço, espero que gostem da minha ideia. peço ao sr Gabriel Torres que comente essa ideia a Intel por mim, que serei muito grato.

Os processadores da Intel, que tem um único núcleo “trabalham” com um cacheL2 e um fsb para se comunicar com o sistema atualmente. Se um processador single core poder receber dados por dois fsb independentes, ele estaria aumentando seu desempenho e eficiência.

Como para se ter um fsb independente o cpu tem que ter um CacheL2, então para se ter dois fsb temos quer acrescentar mais um cacheL2 no processador, ou seja, em um processador single core ter dois cacheL2 (dual-cache L2) e dois independente fsb.

Mas esse fsb novo será restrito só para se comunicar com a controladora de memória, colocando na controladora um bus interface para se comunicar com o fbs. A ideia é integrar a controladora de memória ao cpu via fsb. Adotando o cacheL1 a capacidade de acessa esses dois cacheL2 com bus de 256 bits, ou 512bits?!, poderá ler todos os dois cacheL2 com uma velocidade muito alta, que garantira o funcionamento simultâneo dos dois fsb.

As vantagens desse sistema são muitas. Por exemplo, ele estará se comunicando, recebendo ou enviando dados, com a memória do sistema ao mesmo tempo em que estará se comunicando com o restante do sistema, ou seja, poderá esta recebendo dados da placa de gráfico e dos módulos de memória no mesmo instante pelos dois fsb e de forma independente. E, mantendo a controladora de memória no mch, os fabricantes de memórias continuaram aumentando a sua freqüência padrão de operação, ou seja, poderá fazer overclock e, os fabricantes de módulos de memórias continuaram a fabricar memoras ainda mais rápidas.

Para facilitar o entendimento o cacheL2 que vai servi exclusivamente para receber ou enviar dados para a controladora de memória vou nomeá-lo de cacheL2M, e o cacheL2 que vai se comunicar com o restante do sistema de cacheL2S e seus respectivos fsb irei nomeá-los de FSB-M e FSB-S.

Se aplica essa arquitetura no futuro processador yonah, teríamos cada um desses cacheL2 compartilhado entre os dois core, ou seja, o cacheL2M seria compartilhado entre os dois core e o cacheL2S também seria compartilhado entre os dois core.

http://eraldohardware.zip.net/

[Cassiano BH]

Eraldo, os fabricantes não aceitam sugestões. A INTEL é teimosa, quem usa este sistema parecido é o A64. Logo logo ele estará mais rápido, ainda, pois, não irá precisar de chipset.