Ir ao conteúdo
  • Cadastre-se

Outro VHDL somar unsigned com std_logic


Posts recomendados

Oi, estou tentando fazer um programa que conta quantos 1's tem um std_logic_vector. Mas nao consigo fazer o codigo funcionar. Aparece o erro:

Line 27. unsigned can not have such operands with returned type UNSIGNED.

Meu código é o seguinte:

 

--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_arith.all;
use IEEE.NUMERIC_STD.ALL;

entity proj2_1 is
	 GENERIC (N: INTEGER := 8); -- TAMANHO DO VETIN 
    Port ( VTIN : in  STD_LOGIC_VECTOR (7 downto 0);
           VTOUT : out  STD_LOGIC_VECTOR (7 downto 0);
			  cont: buffer unsigned  (7 downto 0) );
end proj2_1;




architecture Behavioral of proj2_1 is



begin
	gen: FOR i IN VTIN' RANGE GENERATE	
	BEGIN

		cont <= cont + ( unsigned (VTIN(i)));
	END GENERATE;
    VTOUT <= std_logic_vector(cont);

end Behavioral;

 

Link para o post
Compartilhar em outros sites

Crie uma conta ou entre para comentar

Você precisar ser um membro para fazer um comentário

Criar uma conta

Crie uma nova conta em nossa comunidade. É fácil!

Crie uma nova conta

Entrar

Já tem uma conta? Faça o login.

Entrar agora
  • Moderadores deste setor

  • Quem está navegando aqui   0 membros estão online

    Nenhum usuário registrado visualizando esta página.



Sobre o Clube do Hardware

No ar desde 1996, o Clube do Hardware é uma das maiores, mais antigas e mais respeitadas comunidades sobre tecnologia do Brasil. Leia mais

Direitos autorais

Não permitimos a cópia ou reprodução do conteúdo do nosso site, fórum, newsletters e redes sociais, mesmo citando-se a fonte. Leia mais

×
×
  • Criar novo...

GRÁTIS: ebook Redes Wi-Fi

EBOOK GRÁTIS!

CLIQUE AQUI E BAIXE AGORA MESMO!