Outro Erro de sintaxe em VHDL para fazer um circuito FPGA no Quartus da Altera

[Eduardo de Quadros]

Quero simular o circuito FPGA no ModelSim da Altera. Olha meu código no Quartus:

 

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY projeto_hoje IS
PORT (
sw0, sw1, sw2, sw3, sw4, sw5, sw6 : IN BIT;
hex0, hex1, hex2, hex3, hex4, hex5, hex6 : OUT INTEGER
);
END projeto_hoje;

ARCHITECTURE Segmentos OF projeto_hoje IS
BEGIN
	IF (sw0 = '1') THEN hex0 <= 1;
	ELSE hex0 <= 0;
	END IF;
	
	IF (sw1 = '1') THEN hex1 <= 2;
	ELSE hex1 <= 0;
	END IF;
	
	IF (sw2 = '1') THEN hex2 <= 3;
	ELSE hex2 <= 0;
	END IF;
	
	IF (sw3 = '1') THEN hex3 <= 4;
	ELSE hex3 <= 0;
	END IF;
	
	IF (sw4 = '1') THEN hex4 <= 5;
	ELSE hex4 <= 0;
	END IF;
	
	IF (sw5 = '1') THEN hex5 <= 6;
	ELSE hex5 <= 0;
	END IF;
	
	IF (sw6 = '1') THEN hex6 <= 7;
	ELSE hex6 <= 0;
	END IF;
END Segmentos;

 

Olha meus erros: