Componente FET - canal N

[Luiz Fernando Vieira]

Olá a todos tenho duvida sobre FET tipo de depleação. Quando aumentamos a tensão na gate (VGS) estamos liberando a passagem de corrente e tensão entre os terminas dreno e source (claro dependendo o nível de tensão ao chegar por exemplo na saturação). Mas não compreendi na a explicação do livro Dispositivos Eletrônicos E TEORIA DE CIRCUITOS 11ª Edição pagina 321. Quando ele aplica tensão negativa gate.OBS: canal N. Não entendi por que -1 Vth tem corrente e -4 Vth esta em corte. Quando chega a zero já esta em corte.

Vou deixa a descritivo:

VGS < 0 V
A tensão da porta para a fonte, denotada por VGS, é a tensão controladora do JFET. Do mesmo modo que várias curvas para IC versus VCE foram estabelecidas para diferentes valores de IB no transistor TBJ, as curvas de ID versus VDS para vários valores de VGS podem ser desenvolvidas para o JFET. Para o dispositivo de canal n, a tensão controladora VGS se torna cada vez mais negativa a partir de VGS = 0 V.
Em outras palavras, o terminal de porta será estabelecido em potenciais cada vez menores comparados ao da fonte.
Na Figura 6.10, uma tensão negativa de –1 V é aplicada entre os terminais de porta e de fonte para um valor de VDS menor. O efeito da polarização negativa aplicada VGS é estabelecer regiões de depleção semelhantes às obtidas com VGS = 0 V, mas com valores menores de VDS. Com isso, o efeito da aplicação de uma polarização negativa VGS é atingir a condição de saturação em valores menores de tensão VDS, como mostra a Figura 6.11 para VGS = –1 V.
O nível de saturação resultante para ID foi reduzido e, com efeito, continuará a diminuir conforme VGS se torna cada vez mais negativo. Observe também na Figura 6.11 como a tensão de pinch-off diminui, descrevendo uma parábola, conforme VGS se torna cada vez mais negativo.
Por conseguinte, quando VGS = –VP, a tensão será negativa o suficiente para estabelecer um nível de saturação basicamente de 0 mA e, para todos os efeitos, o dispositivo estará “desligado”

[MOR_AL]

47 minutos atrás, Luiz Fernando Vieira disse:

Olá a todos tenho duvida sobre FET tipo de depleação. Quando aumentamos a tensão na gate (VGS) estamos liberando a passagem de corrente e tensão entre os terminas dreno e source (claro dependendo o nível de tensão ao chegar por exemplo na saturação). Mas não compreendi na a explicação

 

Bom. 

Considere o que você já sabe. Aumentado a tensão VGS o canal SD conduz mais. O contrário também é válido.

Até aí tudo bem, né?

Agora considere que a tensão VGS pode se encontrar deslocada para alguns fets, principalmente para fets de pequenos sinais.

Considere que na tensão VGS = 0V o canal DS esteja conduzindo. Para este fet, se você quiser reduzir a condução, terá que reduzir a tensão VGS para valores negativos (tensão de gate MENOR que a tensão de source) até que o canal SD corte.

O sentido da variação de VGS continua válido, apenas se encontra deslocado para valores negativos.

MOR_AL

[Luiz Fernando Vieira]

17 horas atrás, MOR disse:

 

Bom. 

Considere o que você já sabe. Aumentado a tensão VGS o canal SD conduz mais. O contrário também é válido.

Até aí tudo bem, né?

Agora considere que a tensão VGS pode se encontrar deslocada para alguns fets, principalmente para fets de pequenos sinais.

Considere que na tensão VGS = 0V o canal DS esteja conduzindo. Para este fet, se você quiser reduzir a condução, terá que reduzir a tensão VGS para valores negativos (tensão de gate MENOR que a tensão de source) até que o canal SD corte.

O sentido da variação de VGS continua válido, apenas se encontra deslocado para valores negativos.

MOR_AL

Obrigado, mas ainda sim acho estranho. Por que não entendi, que dizer que esse é um comportamento típico quanto o valor é negativo?  Ou seja  para ele entrar em corte total usar valor negativo? Desculpa preciso explicação nesse ponto.

[.if]

2 horas atrás, Luiz Fernando Vieira disse:

Ou seja  para ele entrar em corte total usar valor negativo?

Uma visão prática te serve? Algo como com esta -V (que provoca um -I) o mosfet descarrega mais rapidinho o capacitor que está entre gate e source. Ou seja, há aí o envolvimento do domínio do tempo. Entra em corte + rápido.

Há esquemas que mostram um diodo em paralelo com R baixo no gate. Não estou achando rapidinho na net mas 'recentemente' alguém 'topicou' isso aqui...

 

Obs: nem sei se há conexão entre vossa teoria e esta visão prática mas registre-se que não me importo muito. Além do + foi a única +ou- que achei...+pra -...

[MOR_AL]

8 horas atrás, Luiz Fernando Vieira disse:

Obrigado, mas ainda sim acho estranho. Por que não entendi, que dizer que esse é um comportamento típico quanto o valor é negativo?  Ou seja  para ele entrar em corte total usar valor negativo? Desculpa preciso explicação nesse ponto.

FET - Fied Efect Transistor. A corrente no canal entre dreno e source é controlada por um campo elétrico produzido pela tensão VGS. 

Dependendo das distâncias (geometria do semicondutor) e da intensidade da dopagem, esse campo que interrompe a condução, pode ter que ser maior. Esse maior significa que a tensão entre gate e source tem que ser mais negativa. Esse mais negativa pode chegar a precisar polarizar a tensão VGS negativamente.

Antigamente, no início da tecnologia dos transistores de efeito de campo (FET), para pequenos sinais, a tensão Vgs era sempre negativa.

Com apenas uma tensão de alimentação, por exemplo terra e +15V, polariza-se a tensão VGS automaticamente, com um resistor de alto valor (100k até 1M) entre gate e o terra e um resistor entre o source e o terra.

Neste caso, a tensão VG = 0V e a tensão VS = 2V. A tensão VGS será VG - VS = 0V - 2V = -2V

 

Veja o exemplo com a polarização da sua figura, que incluí a reta de carga (linha) verde.

Ela cruza VGS = -2V para IDSS = 2mA. Para que isso ocorra, R entre o source e o terra será 2V / 2mA = 2V / 0,002 = 1K.

Neste exemplo, a tensão VDS = 9V, que somados aos 2V entre o terra e o source, tem-se 11V. Para 15V de alimentação faltam 4V. O resistor entre dreno e os 15V valerá (15V - 11V) / 0,002A = 2K, ou 1k8 ou 2k2 comercial.

MOR_AL