Cache dos Processadores AMD

FlAvInHoSk8. · 20 de agosto de 2008

Bom eu iniciei esse tópico afim de tirar uma dúvida com relação a cache dos processadores AMD...

Porque processadores AMD vem com pouco cache enquanto os da Intel vem com o dobro ou até mais (bem mais)?

Eu sempre gostei da AMD por mim eu compraria AMD até no próximo PC que vou montar.. Mas, em primeiro lugar vem desempenho e vou acabar comprando Intel por questão de desempenho =/

Bom gostaria de ajuda e links sobre discuções desse tipo...

Abraços

FlAvInHoSk8. · 22 de agosto de 2008

Se alguém souber um link relacionado a isso pode me indicar também?

EduardoS · 23 de agosto de 2008

Porque processadores AMD vem com pouco cache enquanto os da Intel vem com o dobro ou até mais (bem mais)?

Esse assunto já foi discutido diversas vezes, não vai achar um consenso, mas basicamente, caches são caros, as vezes é preciso fazer alguns sacrifícios para aumentar o cache (alem de gastar mais para fazer o processador) e a AMD não está disposta a fazer esses sacrifícios.

marcoia1 · 23 de agosto de 2008

porque a arquitetrura dos cpus são diferentes.

A Intel ainda uitiliza os FSB nos seu Cpus que compartilha toda a banda com chip north memorias AGP/PCI-E

Ja A AMD desde de 2001 utiliza o Hyper Transport e o Controlador de memoria dentro do proprio CPU são 2 barramentos exclusivos onde o cache L2 não tem tanta influencia no desempenho por isso que são poucos KB de L2 na AMD.

Por isso tb que placas mães pra AMD tem desempenho muito proximos o que diferencia são os recursos extras e os componetes da placa.

A proxima arquitetura da Intel os Nahelen vira com um sistema parecido da AMD.

Com o HT e controlador da AMD não a gargalo no sistema pois são dois canais separados a largura de banda é tão alta que da e sobra.

Por isso tb que você ve os FSB da Intel la nas altuas 1600/1333 justamente pra acompanhar o sistema sem gargalo e com L2 altissimos pra compensar no desempenho do sistema todo.

26 de agosto de 2008

Porque processadores AMD vem com pouco cache enquanto os da Intel vem com o dobro ou até mais (bem mais)?

Cara, eu fiz essa exata mesma pergunta a muito tempo atrás em outro fórum, e consegui umas respostas convincentes, mas levei um tempo p/ achar e não lembrava mais das respostas.

Resumindo as respostas: o projeto do cache pode dar prioridade ao tamanho, à latência, à largura de banda, ao "vazamento elétrico" (leakage), estabilidade e à facilidade e custo na produção. A densidade vai depender das prioridades. Segundo falaram, apesar da Intel realmente ser melhor que a AMD em produzir células SRAM menores, a diferença na densidade dos caches em relação a AMD (principalmente L2 e L3) tem mais a ver com as prioridades e necessidades da AMD e da Intel com respeito ao cache (desempenho melhor=densidade menor, por exemplo). E a densidade da memória cache também varia bastante entre CPUs da própria AMD (Athlon e Phenom).

O que eu já sabia (e lembrava sem ter que procurar, mas não peça fontes) é que o cache de certos processadores, como o Itanium (não sei quanto aos outros) tem uma densidade um pouco menor que o possível, pois tem circuitaria embutida que possibilita isolar e desligar fileiras de células de memória defeituosas durante a fabricação e realocar para outras fileiras extras, permitindo que o processador seja aproveitado (sem diminuição da quantidade de cache) apesar de falhas em várias células de memória durante a fabricação, e assim reduzindo muito os custos.

[]'s

DT

FlAvInHoSk8. · 26 de agosto de 2008

Bom, eu fiz essa pergunta porque muitas vezes você vê processadores AMD disputando com INTEL de mesmo clock e o AMD perdendo no desempenho..

Claro que as tecnologia influenciam mas, o que parecia ser o maior problema nos AMD era o cache.

ThiagoLCK · 26 de agosto de 2008

O que eu já sabia (e lembrava sem ter que procurar, mas não peça fontes) é que o cache de certos processadores, como o Itanium (não sei quanto aos outros) tem uma densidade um pouco menor que o possível, pois tem circuitaria embutida que possibilita isolar e desligar fileiras de células de memória defeituosas durante a fabricação e realocar para outras fileiras extras, permitindo que o processador seja aproveitado (sem diminuição da quantidade de cache) apesar de falhas em várias células de memória durante a fabricação, e assim reduzindo muito os custos.

Ao que eu saiba, todos os caches dispõem disso (e não me peça fontes...), o que até parece lógico (caches ocupam metade da área de um microprocessador atual, sem isso você ficaria com um grave problema nas mãos). Mas não apenas da forma macro como o L3 do Itanium dispunha, pelo menos na época dos Mckinleys, mas também de forma mais granular, nas colunas mesmo dos sub-blocos. Tem uma artigo do PdM que fala sobre isso, não de forma direta, mas daí você está pedindo demais...

Bom, na verdade... eu achei algo sobre redundância nos artigos da IBM sobre POWER6 e o z9 (e chuto que acharia em vários outros se procurasse), mas é óbvio que isso é irrelevante para nós: o fato do POWER6, z9 e do Itanium ter isso não é exatamente uma boa confirmação de que todo x86 também tem... mas embora não haja citação técnica direta a respeito o "clima" diz que sim, os caches tem redundância.

Aliás, eu acabei de achar (e perder... droga de Internet) uma apresentação que dizia clara e diretamente que o L2 do PPro foi um dos primeiros caches da Intel a usar a redundância... então tenho certeza que os L2s atuais são redundantes, só tenho dúvida quanto aos L1s.

26 de agosto de 2008

Ao que eu saiba, todos os caches dispõem disso

Muitos dos Celerons mais antigos, se não me engano, eram Pentiums com parte do cache defeituoso e desabilitado.

Se não me falha a memória os primeiros CPUs C2D com 2MB de cache eram C2Ds (Conroe?) de 4MB com metade do cache desativado, agora não sei se por motivo de defeito no cache ou simplesmente por motivo de segmentação artificial de mercado.

Que eu saiba o cache L2 ou L3 do Itanium leva a redundância e tolerância a erros de fabricação ao extremo, já que são pequenos núcleos no meio de um oceano de cache, e o Itanium não é vendido em grandes volumes. Já vi gente no RWT chamando o cache dele de "maravilha da engenharia" (ou algo do tipo), e que era algo muito mais necessário nele do que em outros chips. O POWER6, se for como os anteriores, tem o cache L3 gigante, mas num módulo separado da CPU. Não sei as consequências durante a fabricação (talvez seja mais fácil de fazer o cache, mas na hora de ligar ele na CPU ou MCM pode haver problemas e no final sair mais caro, como acontecia com o cache L2 do Pentium Pro). Acho que o fato da Intel tentar colocar "on die" no Itanium quantidade de cache equiparável (mais ou menos...) ao que a IBM coloca(va?) apenas num módulo separado mostra o nível de paranóia necessário (e com razão) no design no cache do Itanium.

[]'s

DT

EduardoS · 26 de agosto de 2008

Basicamente todos os caches hoje tem certa redundância para que na fabricação sejam desativadas as partes ruins, aunto ao desativar e Itanium na mesma frase eles podem estar se referindo a um outro tipo de recurso, que é a desativação de linhas do cache durante a execução.

Essa desativação é importante para contornar os "hard errors", quando parte do cache falha de vez com o processador em funcionamento, além do Itanium, Power e Cia da alta disponibilidade, os x86 com L3 grande tambem possuem esse recurso no L3, ex: Tulsa, Dunnington e Shangai.

ThiagoLCK · 27 de agosto de 2008

Muitos dos Celerons mais antigos, se não me engano, eram Pentiums com parte do cache defeituoso e desabilitado.

No caso dos Pentiums pós-Copperminne, sim. Mas isso já era em uma época de rendimentos menores. Além do mais os erros em questão eram claramente localizados, algo que uma redundância por linha tem dificuldades para corrigir. E com caches menores, a área para redundância acaba sendo maior, às vezes não compensa.

Se não me falha a memória os primeiros CPUs C2D com 2MB de cache eram C2Ds (Conroe?) de 4MB com metade do cache desativado, agora não sei se por motivo de defeito no cache ou simplesmente por motivo de segmentação artificial de mercado.

Mesmo argumento, de qualquer modo eu diria que o rendimento em um cache como o do PPro também não era nada perfeito, mesmo com redundância, o cache do McKinley e principalmente do Madison também tinha rendimento não-100%.

Que eu saiba o cache L2 ou L3 do Itanium leva a redundância e tolerância a erros de fabricação ao extremo, já que são pequenos núcleos no meio de um oceano de cache, e o Itanium não é vendido em grandes volumes.

Eles possuem muito RAS, mas acho que não precisam ser tão redundantes, devido ao baixo volume e alto preço. Pelo menos o McKinley tinha redundância apenas em nível de subbloco, com muitos subblocos... claro que atualmente a redundância deve ser bem maior, mas mesmo assim existe a questão da eficiência de espaço, os caches da Intel são campeões nisso e em um Itanium isso é crítico tanto em custo quanto em desempenho.

Já vi gente no RWT chamando o cache dele de "maravilha da engenharia" (ou algo do tipo),

Com certeza, todos os caches do Itanium 2 são interessantes, principalmente o L1 (agora ele envelheceu, mas quando lançaram era impressionte pra caramba) e o L3. Comparando com o L3 do Tulsa... bem, nem dá pra comparar, o Tulsa apresenta um L3 extremamente em lento em ciclos e muito mais lento em ps. Infelizmente, o resto da implementação é muito inferior: antiquado, pouco agressivo atualmente...

Agora em termos de redundância acho que o cache dos Itaniums não é tão bom.

e que era algo muito mais necessário nele do que em outros chips.

A arquitetura/microarquitetura (a IA64 praticamente define as duas numa cajadada só ...) do Itanium 2 se baseia no fato de que o cache vai dar certo... se não der a coisa fica feia. É o principal problema do paralelismo explícito.

O POWER6, se for como os anteriores, tem o cache L3 gigante, mas num módulo separado da CPU.

Bom, na mensagem acima eu falava do L2. O L3 do POWER6 é baseado em eDRAMs, é outra história e acho que a redundância para rendimento que talvez exista é bem diferente.

Não sei as consequências durante a fabricação (talvez seja mais fácil de fazer o cache, mas na hora de ligar ele na CPU ou MCM pode haver problemas e no final sair mais caro, como acontecia com o cache L2 do Pentium Pro).

Com eDRAMs, o cache fica mais denso, e o rendimento melhora mas o processo é um pouco mais caro. Por outro lado, a conexão é bem mais complicada e cara. Não que isso importe em POWERs... mas em Itaniums importa, por isso a Intel não faz MCMs/TCMs BGA com 3000 contatos.

Acho que o fato da Intel tentar colocar "on die" no Itanium quantidade de cache equiparável (mais ou menos...) ao que a IBM coloca(va?) apenas num módulo separado mostra o nível de paranóia necessário (e com razão) no design no cache do Itanium.

Acho que os POWER6 tem 1,5 vezes mais cache por núcleo, 3 que o Tukwila. É equiparável no primeiro caso, segundo é mais complicado. Mas a IBM prefere eDRAMs, por algum motivo desconhecido.