Proteção de dados: CRC e ECC
Chips de memória DDR, DDR2 e DDR3 não trazem qualquer recurso de proteção de dados.
Nos chips DDR4, adicionou-se um sistema de verificação de erros de transmissão entre o controlador de memória e o chip na hora da gravação (armazenamento) dos dados, usando o algoritmo CRC (Cyclical Redundancy Check). É importante notar que tal mecanismo não corrige dados corrompidos; ele apenas indica que os dados estão corrompidos. O uso deste mecanismo é opcional.
Já nos chips DDR5, tal mecanismo pode ser usado tanto na gravação (armazenamento) quanto na leitura dos dados. Além disto, chips DDR5 contam com o esquema ECC (Error Correction Code) em suas matrizes de capacitores. Isto significa que, se os dados armazenados dentro do chip estiverem corrompidos, o próprio chip é capaz de corrigi-los sozinho, desde que o erro seja apenas em um único bit dentro do grupo lido, pois tal mecanismo utiliza o algoritmo SEC (Single-bit Error Correction).
Note que adicionalmente todos os módulos de memória, independentemente de sua geração, podem opcionalmente utilizar o esquema ECC no módulo, caso tanto o módulo quanto o controlador de memória tenha esta capacidade. Neste caso, o esquema ECC verifica e corrige erros na transmissão de dados entre o controlador de memória e o módulo de memória. O esquema existente nos chips DDR5 independe do controlador de memória, sendo uma verificação interna do chip em relação aos dados lidos das matrizes de capacitores. Vale destacar que o mecanismo ECC opcionalmente presente entre o controlador de memória e o módulo de memória utiliza o algoritmo SECDEC (Single-bit Error Correction and Double-bit Error Detection), permitindo a detecção de até dois bits e a correção de até um bit por grupo de dados de 64 bits transmitido.
Existem outras diferenças menores no funcionamento das diferentes gerações de memórias DDR, mas como são extremamente técnicas e aprofundadas, as deixamos de fora propositalmente do presente artigo.
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