Processadores e Pinos

Teko · 28 de agosto de 2007

Procurei e não encontrei nada a respeito sobre o porque dos processadores utilizarem quantidades de pinos diferentes.

Sei que não isso não influencia no desempenho do processador, mas então, por exemplo, porque os Pentium III utilizam 370 pinos enquanto os Core 2 usam 775?

Alguém saberia me dizer?

PS: tenho duas hipóteses.

1ª - Isso é para evitar que se utilizem processadores superiores, e conseqüentemente não suportados, à mobos de gerações anteriores. Exemplo, colocar um Core 2 numa mobo de Pentium III.

2ª - por causa do consumo dos processadores, quanto mais consome, mais pinos existem para suprir esse gasto.

É isso?

neckilljo · 28 de agosto de 2007

não

você deve estar achando que os pinos só servem pra mandar energia ao processador... mas apenas alguns deles fazem isso, do resto, cada um tem uma função diferente (transmissão, chaves, jumpers, etc), outros não tem nenhuma função, isso varia entre os modelos...

os processadores amd do 754 pra cá tem muitos pinos porque as memórias ram vão ligadas diretamente ao processador, isso exige vários contatos diretos para cada pente de memória... é só um exemplo

mas sim, os soquetes sempre tem posições dos pinos diferentes pra impossibilitar o encaixe de um processador por engano

ThiagoLCK · 30 de agosto de 2007

Só complementando a explicação do Neckilljo (escrevi certo?), cada transmissor de dados requer no mínimo um pino, mais os pinos de controle. Pra piorar, tem coisa que usa sinalização diferencial: ou seja, dois pinos por sinal, um está conectado ao terra do transmissor, o outro envia o sinal real (para evitar perdas na transmissão e problemas com diferença entre os terras dos dois equipamentos, tipo os cabos seriais que possuem dois fios...).

Por exemplo: um canal de memória requer 72 bits (64 de transmissão, mais 8 de ECC, que é usado em servidores para correção de erros), o FSB requer, além dos pinos de sinal, um terra especial (o Vtt, são 24), o HT requer menos, mas também requer muitos pinos e o chip inteiro requer umas dúzias de sinais de sincronia (clock), endereços (pelo menos 32 só para memória, até 48, normalmente uns 36, 40) e controle (tensão, por exemplo).

E, como se não bastasse, os fabricantes acabam acrescentando mais: para formar soquete, garantir em caso de pequenas mudanças, etc. Enfim, são muitos sinais de dados, sincronia e controle. Esses são complicados, porque precisam ser sincronizados e finamente ajustados. Se não forem, o microprocessador lê algo errado... Os terras e a eletricidade são maioria, no soquete 775 existem 226 de força (Vcc) e 273 de terra (Vss), mas são bem mais fáceis. Só para você ter uma ideia de como é eu anexei uma figura de um soquete... é meio ruinzinha e em inglês, mas reclame com a Intel, não comigo:)!

Outra forma de ter uma ideia de como são esses sinais é usando um comentário de um cara do RealWorldTech: Michael_S. Não confie em tudo que ele diz, porque ele é um tremendo de um Intelzista, mas para ter uma ideia deve servir. Isso se você for melhor com siglas do que eu... que não entendi muito. Se quiser posso tentar traduzir...

Teko · 4 de setembro de 2007

hmmm

É isso então. Valeu ae Thiago! o/

Ah, mais uma pequena dúvida, agora sobre pipelines.

1- Qual seria o número ideal de estágios pipeline para um processador? Seriam 4?

2- E porque quanto maior o número de estágios, maior tem que ser o clock? Porque há essa perda de performance em com muitos pipelines?

Valeu!

PS: desculpem por ter desenterrado o tópico, mas estava sem PC e só li agora.

EduardoS · 4 de setembro de 2007

hmmm
Ah, mais uma pequena dúvida, agora sobre pipelines.

1- Qual seria o número ideal de estágios pipeline para um processador? Seriam 4?

Entre 4 e 400? O número de estagios depende do projeto, é difícil falar em número ideal, o que pode ser bom para uma proposta pode ser ruim para outra.

2- E porque quanto maior o número de estágios, maior tem que ser o clock?

Os estagios de pipeline servem para o sinal elétrico (clock) perder menos tempo em cada parte do processador, e o objetivo de criar esses estagios é justamente aumentar o clock, logo o clock não tem que ser maior, mas esse é o efeito desejado.

Porque há essa perda de performance em com muitos pipelines?

A pergunta é, "por que existe uma perda de performance por clock com mais estagios?" ou "por que o Pentium 4 é lento?"?

Caso seja a primeira, mais estagios significam que no caso de preditor de desvios falhar, havera uma penalidade maior, por isso a performance por clock é um pouco menor, mas muito pouco, não culpe esse item pela lerdeza de um ou outro processador.

E ja que os estagios servem para aumentar o clock fazendo o sinal elétrico perder menos tempo, existem outros sacrifícios a serem feitos, tanto a memória RAM quanto o cache não ficam mais rapidos (ie, menor latencia) quando se aumenta o clock com a inclusão de mais pipelines, isso se torna um fator bem mais importante que o anterior porque mesmo que o clock aumente muito ainda tem que ficar esperando o dado.

Agora sobre a pergunta "por que o Pentium 4 é lento?", da outra discussão, basicamente a Intel errou a mão...

ThiagoLCK · 6 de setembro de 2007

hmmm
É isso então. Valeu ae Thiago! o/

Ah, mais uma pequena dúvida, agora sobre pipelines.

1- Qual seria o número ideal de estágios pipeline para um processador? Seriam 4?

Nem os caras que mexem com isso sabem... A IBM colocou, há alguns anos, um ponto ótimo teórico em torno de 50 estágios (não me lembro o número exato). Na mesma época, a Intel disse que enquanto desse pra botar, tava legal, em teoria. Tudo isso para microprocessadores como os deles, para outros sistemas o ponto ótimo vai estar em diferentes locais... Enfim, como o conceito do pipeline é basicamente o mesmo de uma linha de produção, é fácil imaginar que cada caso é um caso, assim como nas fábricas por aí.

Mas, pra ajudar:

1- Mais de quatro normalmente vai ter, porque com quatro é possível separar quase perfeitamente as quatro fases de execução RISC: Busca, Decodificação, Execução, Retiramento.

2- Para RISCs, o número costuma ser menor que para CISCs, porque os CISCs precisam trabalhar mais na decodificação das instruções deles (seja por execução direta, seja por execução traduzida, o chamado núcleo "RISC" ou microcódigo "alguma-direção, vertical ou horizontal, não me lembro"). Mesma coisa para microprocessadores em-ordem, em comparação com fora de ordem: o fora de ordem trabalha mais para guardar, ordenar, renomear registradores, checar para replay, etc, logo precisa de mais estágios para que cada um demore o mesmo tempo.

Como mais tempo por estágio, significa menos frequência, o que significa lerdeza, o que siginifica menos dinheiro, o que significa cortes de gastos, que não costumam afetar os diretores, mas o pessoal que faz os microprocessadores:(, logo... mudar para uma microarquitetura ou arquitetura mais complexa costuma exigir aumento no número de estágios, mas isso não é regra.

3- A tendência a medida que passa o tempo é que aumente-se o número de estágios de pipeline, porque tal aumento favorece o desempenho das interconecções, diminuindo a distância que elas devem percorrer por ciclo (divida dois estágios de uma linha de produção ao meio, a esteira será menor:)). Na prática, do K7 para o K8, por exemplo, aumentou-se dois estágios. Isso não é regra (K8->K10, ou EV5->EV6 são boas "provas" de que não é mesmo), mas parece ser um costume.

4- Mais estágios de pipeline significam maior latência nas operações de tomada de decisão, que afetam o que será executado em seguida. Microprocessadores pipelinizados usam um circuito (que costuma ser algo engenhoso, porém muito simples, porque o tempo é curto: nada de redes neurais, adivinhações através de aproximações ou coisa do tipo) que, através das execuções anteriores, tenta adivinhar o que vai dar. Se ele errar, o microprocessador que tiver mais estágios de pipeline iniciará mais instruções erradas e perderá mais tempo. Na prática, esse efeito não é "grandes coisa" (esqueça manifestações catastrofistas de subtécnicos em revistas especializadas), apesar do que muita gente (incluindo eu, há alguns anos?) diz.

5- Mais estágios de pipeline significam um gasto maior de energia (discreto), maior dificuldade de desenvolvimento (esse efeito não é discreto...), acarretam aumentos de latência (nada aterrorizante, em microprocessadores de gente), aumentam a área (hoje em dia, nem se pensa nisso...) e não acarretam aumento linear da frequência (não adianta dobrar o número de estágios de pipeline e pensar que a frequência vai dobrar), devido aos próprios circuitos envolvidos, a rede de bipassamento (rede que permite um dado passar de uma instrução direto para outra, logo após a execução, sem passar pelos registradores e tal...), que aumenta e a dificuldades em balancear cada estágios perfeitamente.

6- No fim das contas, hoje em dia todo mundo da x86 usa entre 15 e 17, exceto coisas mais bizarras.

2- E porque quanto maior o número de estágios, maior tem que ser o clock?

Se você fosse dono de uma linha de produção, e dividisse o trabalho entre doze estágios, ao invés de um, poderia ou não esperar um pequeno aumento na frequência com que uma peça sai da linha pronta?

É pra esse tipo de coisa que essa analogia é perfeita: mais operário (estágios) -> menos tempo por operário (estágio) -> maior frequência de produção (frequência do "clock").

Entre 4 e 400? O número de estagios depende do projeto, é difícil falar em número ideal, o que pode ser bom para uma proposta pode ser ruim para outra.

400? Pouco... Esse aí tem 1000 !

Quanto ao P4... Minha opinião é que o problema não está na frequência alta, está nos sacrifícios necessários para atingi-la considerando as limitações impostas na atualidade (processo de fabricação, time de desenvolvimento, mercado, etc.), principalmente na velha e ruim x86... Enfim, minha opinião é a mesma do EduardoS.